Méthodologie de conception basse consommation et réseaux optiques sur puces pour multiprocesseur système sur puce
Auteur / Autrice : | Khawla Hamwi |
Direction : | Ammar Sharaiha, Omar Hammami |
Type : | Thèse de doctorat |
Discipline(s) : | STIC. Électronique, microélectronique, nanoélectronique |
Date : | Soutenance le 30/05/2013 |
Etablissement(s) : | Brest |
Ecole(s) doctorale(s) : | École doctorale Santé, information-communication et mathématiques, matière (Brest, Finistère) |
Partenaire(s) de recherche : | Etablissement d'accueil : École nationale supérieure de techniques avancées (Palaiseau, Essonne ; 1970-....) |
Laboratoire : Laboratoire de recherche en électronique, signal, optronique, télécommunication | |
Jury : | Président / Présidente : Sébastien Pillement |
Examinateurs / Examinatrices : Ammar Sharaiha, Omar Hammami, Sébastien Pillement, Ian O'Connor, Dominique Houzet, Jean-Christophe Le Lann | |
Rapporteurs / Rapporteuses : Ian O'Connor, Dominique Houzet |
Mots clés
Mots clés contrôlés
Mots clés libres
Résumé
Les systèmes multiprocesseurs sur puce (MPSoC)s sont fortement émergent comme principaux composants dans les systèmes embarqués à hautes performances. La principale complexité dans la conception et l’implémentation des MPSoC est la communication entre les cœurs. Les réseaux sur puce (NoC) sont considérés comme la solution pour cet effet. ITRS prédit que des centaines de cœurs seront utilisées dans la génération future de système sur puce (SoC), ce qui va donc augmenter les coûts de l’évolutivité, de bande passante et de l’implémentation des réseaux sur puce (NoC)s. Ces problèmes sont présents dans diverses tendances technologiques dans le domaine des semiconducteurs et de la photonique. Cette thèse préconise l'utilisation de la synthèse NoC comme l'approche la plus appropriée pour exploiter ces tendances technologiques et rattraper les exigences des applications. A partir de plusieurs méthodologies de conception basées sur la technologie FPGA et des techniques d'estimation basse énergie (HLS) pour plusieurs IPs, nous proposons une implémentation ASIC basée sur la technologie 3D Tezzaron. Multi-FPGA technologie est utilisée pour valider la conception MPSoC avec 64 processeurs Butterfly NoC. La synthèse NoC est basée sur le regroupement de maîtres et d’esclaves générant des architectures asymétriques avec un soutien approprié pour les demandes très haut débit par optique NoC (ONoC), tandis que les demandes de bande passante inférieure sont traitées par électronique NoC. Une programmation linéaire est proposée comme une solution pour la synthèse NoC.