Conception de réseaux de communication sur puce asynchrones : application aux architectures GALS

Design of Asynchronous Network on Chip : application to GALS systems

• Auteur / Autrice : Jérôme Quartana
• Direction : Marc Renaudin
• Type : Thèse de doctorat
• Discipline(s) : Micro et nanoélectronique
• Date : Soutenance en 2004
• Etablissement(s) : Grenoble INPG

Résumé

Cette thèse porte sur l'étude d'architectures de communication sans horloge pour la conception de réseaux de communication asynchrones appliqués aux systèmes globalement asynchrones et localement synchrones. Elle s'intègre dans le cadre du développement de l'outil de conception automatique de circuits asynchrones TAST (TIMA Asynchronous Synthesis Tool). L'importance des besoins de communication au sein des systèmes intégrés fait du réseau d'interconnexion un acteur majeur de la complexité et des performances de ces systèmes. Parmi les nombreuses méthodologies de synchronisation de systèmes existantes, nous montrons l'intérêt de choisir un réseau d'interconnexion sans horloge pour la communication des systèmes globalement asynchrones et localement synchrones. Nous développons dans ce manuscrit une méthodologie de conception d'un réseau d'interconnexion qui utilise les propriétés d'excellente modularité des circuits sans horloge. Nous découpons la construction de nos réseaux sur silicium asynchrones en quatre modules majeurs : arbitrage, transport, routage et synchronisation. L'objectif de ce découpage simple est de permettre à terme la synthèse automatique d'arbitres et de réseaux de communication sans horloge dans l'outil de conception TAST. Les modules du réseau sont spécifiés en CHP, un langage de modélisation de haut niveau adapté à la synthèse de circuits asynchrones. A travers ces modélisations, nous mettons en relief l'importance des problèmes d'arbitrage et de synchronisation entre les blocs du système. Nous présentons un système de communication qui illustre cette méthodologie de construction de réseau par assemblage de modules et son degré d'automatisation actuel

This thesis relates to self-timed communication architectures for the design of asynchronous Networks-on-Chip (NoCs), dedicated to Globally-Asynchronous Locally-Synchronous (GALS) systems. This study also takes part within the framework of the TIMA Asynchronous Synthesis Tool (TAST) suite. The needs for communication within modern Systems-on-Chip (SoCs) turns the interconnect network into a major contributor of complexity and performances of these systems. Among many existing methodologies for synchronizing SoCs, we demonstrate the advantages to choose an asynchronous interconnect network for the communication of GALS systems. This manuscript develops a design methodology for interconnect networks which uses the properties of asynchronous circuit's modularity. We cut out the construction of our asynchronous NoCs in four major modules: arbitration, transport, routing and synchronization. The aim of this simple cutting is to help the automatic synthesis of arbiters and of asynchronous interconnect networks using TAST. The modules of these networks are specified in CHP (Communicating Hardware Processes). CHP is a high-level modelling language adapted to the synthesis of asynchronous circuits. Through these modelling, our methodology throw into relief arbitration and synchronization problems between concurrent elements of the system. We present a case-study communication system which illustrates our asynchronous NoC design methodology and its current automation level.