Management du Power-Intent Pendant des Optimisations du RTL

Power-Intent Management During RTL Optimizations

• Auteur / Autrice : Arthur Kalsing
• Direction : Laurent Fesquet, Chouki Aktouf
• Type : Thèse de doctorat
• Discipline(s) : Nanoélectronique et nanotechnologie
• Date : Soutenance le 11/07/2019
• Etablissement(s) : Université Grenoble Alpes (ComUE)
• Ecole(s) doctorale(s) : École doctorale électronique, électrotechnique, automatique, traitement du signal (Grenoble ; 199.-....)
• Partenaire(s) de recherche : Laboratoire : Techniques de l’informatique et de la microélectronique pour l’architecture des systèmes intégrés (Grenoble, Isère, France ; 1994-....)
• Jury : Président / Présidente : François Pêcheux
• Jury : Rapporteurs / Rapporteuses : Patrick Girard, Philippe Coussy

Mots clés

Mots clés contrôlés

Circuits électroniques

Semiconducteurs

Systèmes sur puce

Mots clés libres

Faible Puissance

Baisse consommation

Flot automatique

Rtl

Upf

Low Power

Power Intent

Automation

Rtl

Upf

Résumé

Répondre aux exigences de la conception de puces basse consommation constitue un véritable défi pour l’industrie des semi-conducteurs. Au cours de ces dernières années, de nouvelles méthodologies ont été développées pour aider les ingénieurs à traiter la complexité croissante des puces. L’une de ces méthodologies traite l'unification des descriptions dites power-intent dans la norme IEEE-1801 en définissant un langage standard structuré pour annoter le power-intent dans la description des circuits. Tout en permettant de nombreuses améliorations lors de la conception, la vérification et la mise en œuvre de circuits à faible consommation d'énergie, la norme amène également de nouveaux défis, en particulier son intégration dans les flots de conception existants. Nous présentons l'évolution d'un flot de conception traditionnel vers un flot de conception intégrant des stratégies pour la basse consommation et exploitant d'une synthèse à l’état de l’art. Dans cette thèse, nous soulignons les raisons et les choix qui ont donné forme au flot de conception actuel, et qui nous amènent aux défis rencontrés aujourd'hui.Cette thèse propose deux méthodologies intégrant la gestion du power-intent dans les flots existants pour faire face aux problèmes rencontrés dans l’industrie. Plus spécifiquement, il aborde le domaine de l'optimisation au niveau RTL au travers de cette thèse CIFRE (partenariat académique – industriel). Tout d'abord, nous présentons une méthodologie de vérification de la cohérence entre une description UPF (IEEE-1801) et les langages de description matérielle (HDL). Cette méthodologie a été mise en œuvre et validée par un outil, spécifiquement développé, qui nous a servi de preuve de concept. Enfin, nous avons étendu nos recherches en proposant une méthode automatisée préservant la cohérence du power-intent entre une description UPF et RTL lors de la modification du design. Nous avons présenté et modélisé les principes théoriques d’une optimisation RTL et ses effets de bord dans les descriptions de power-intent. Cette méthodologie est accompagnée d'une pléthore de cas d’usage décrivant les étapes pour préserver chaque spécification du power-intent.

Meeting the requirements of low-power design is a real challenge in the semiconductor industry. In the past few years, new methodologies have been introduced to help engineers dealing with the growing complexity of chip design. One of such methodologies is the unification of power-intent descriptions into the IEEE-1801 standard, defining a structured standard language to annotate power-intent to a design. While enabling many improvements in low-power design, verification and implementation, the standard also introduces new challenges, in particular its integration into existing design flows. We present the evolution from a traditional design flow to a power-aware design flow, accompanied by a state-of-art low-power design synthesis. In this PhD work, we highlight the reasons and choices that shaped the current design flow, contributing to the challenges seen today.This thesis proposes two methodologies to cope with the issues commonly faced by the industry while integrating power-intent management into existing flows. More specifically, it addresses the field of RTL design optimizations, due to the industrial context of this CIFRE PhD (academical–industrial partnership). First, we present a tool agnostic methodology highly correlating UPF (IEEE-1801) and Hardware Description Languages (HDL) in order to track power-intent inconsistencies due to modifications in either of the descriptions. The consistency check methodology is validated by the implementation of a proof-of-concept tool. Finally, we extend the research by proposing an automation methodology preserving a consistent power-intent between UPF and RTL when modifying the design. We model and present the theoretical principles of RTL optimizations and their effects in the power-intent descriptions. This methodology is accompanied by a plethora of small, but comprehensive, use cases, depicting the steps to preserve each of the main power-intent specifications.