Architecture VLSI asynchrone utilisant la logique différentielle à précharge : application aux opérateurs arithmétiques

par Bachar El Hassan

Thèse de doctorat en Microélectronique

Sous la direction de Marc Renaudin.

Soutenue en 1995

à Grenoble INPG .

    mots clés mots clés


  • Résumé

    La complexite et la vitesse de fonctionnement des circuits integres, atteignent un seuil ou les systemes asynchrones deviennent une laternative interessante pour resoudre certains problemes des systemes synchrones. Apres une etude generale sur les differents types de systemes asynchrones nous sommes passes a l'etude de la circuiterie asynchrone: differentes logiques ont ete etudiees et nous avons choisi la logique dcvs (differential cascode voltage switch logic) pour la suite de l'etude. Nous sommes ensuite passes a l'etude et la conception des operateurs arithmetiques asynchrones, premiere experience d'utilisation de la logique dcvs. Nous avons etudie quatre architectures d'additionneurs-soustracteurs et plusieurs types de multiplieurs parallele-parallele. Puis nous avons concu et fabrique un multiplieur-accumulateur 18 12 + 30 bits, utilisant un arbre a retenue bloquee (carry-save) et un additionneur rapide, capable de fonctionner en modes synchrone et asynchrone. L'etude des pipelines asynchrones a ete ensuite abordee. Nous avons etudie plusieurs methodes pour realiser ces pipelines et nous avons propose quelques modifications a certaines d'entre elles. Ces modifications ont permis a ces pipelines de devenir plus rapides. L'etude des operateurs et du pipeline asynchrone nous a fait sentir le besoin d'une bibliotheque de cellules standards asynchrone et nous a donne les grandes lignes pour concevoir cette bibliotheque, en logique dcvs. La derniere partie de notre travail a ete consacree a l'etude des anneaux autosequences (self timed rings). Apres une etude general de ces anneaux nous y avons introduit la meme modification introduite au pipeline asynchrone. Ceci a permis de diminuer les nombres d'etages minimal et optimal de ces anneaux. La conception de la multiplication parallele-serie ainsi que la division en anneau a ensuite ete etudiee. Quatre diviseurs implementes en anneaux ont finalement ete concus en utilisant les cellules de la bibliotheque asynchrone

  • Titre traduit

    Asynchronous vlsi architecture using precharge differential logic, application: arithmetic operators


  • Pas de résumé disponible.

Consulter en bibliothèque

La version de soutenance existe sous forme papier

Informations

  • Détails : 1 vol. (181 p.)
  • Annexes : 100 REF.

Où se trouve cette thèse\u00a0?

  • Bibliothèque : Université Grenoble Alpes (Saint-Martin d'Hères, Isère). Bibliothèque et Appui à la Science Ouverte. Bibliothèque universitaire Joseph-Fourier.
  • Accessible pour le PEB

Cette version existe également sous forme de microfiche :

  • Bibliothèque : Université Grenoble Alpes (Saint-Martin d'Hères, Isère). Bibliothèque et Appui à la Science Ouverte. Bibliothèque universitaire Joseph-Fourier.
  • Non disponible pour le PEB
  • Cote : IMAG-1995-HAS
Voir dans le Sudoc, catalogue collectif des bibliothèques de l'enseignement supérieur et de la recherche.