Architecture VLSI asynchrone utilisant la logique différentielle à précharge : application aux opérateurs arithmétiques

Asynchronous vlsi architecture using precharge differential logic, application: arithmetic operators

• Auteur / Autrice : Bachar El Hassan
• Direction : Marc Renaudin
• Type : Thèse de doctorat
• Discipline(s) : Microélectronique
• Date : Soutenance en 1995
• Etablissement(s) : Grenoble INPG

Mots clés

Mots clés libres

Sciences appliquees

Electronique

Conception circuit

Circuit integre

Circuit vlsi

Circuit logique

Circuit asynchrone

Circuit differentiel

Circuit cascade

Circuit arithmetique

Multiplicateur

Additionneur

Diviseur

Processeur pipeline

Logique dcvs

Bibliotheque de circuits

Operateur arithmetique

Anneau autosequence

Circuit independant de la vitesse

Circuit insensible aux delais

Circuit design

Integrated circuit

Vlsi circuit

Logic circuit

Asynchronous circuit

Differential circuit

Cascade circuit

Arithmetic circuit

Multiplier

Adder

Divider

Pipeline processor

Résumé

La complexite et la vitesse de fonctionnement des circuits integres, atteignent un seuil ou les systemes asynchrones deviennent une laternative interessante pour resoudre certains problemes des systemes synchrones. Apres une etude generale sur les differents types de systemes asynchrones nous sommes passes a l'etude de la circuiterie asynchrone: differentes logiques ont ete etudiees et nous avons choisi la logique dcvs (differential cascode voltage switch logic) pour la suite de l'etude. Nous sommes ensuite passes a l'etude et la conception des operateurs arithmetiques asynchrones, premiere experience d'utilisation de la logique dcvs. Nous avons etudie quatre architectures d'additionneurs-soustracteurs et plusieurs types de multiplieurs parallele-parallele. Puis nous avons concu et fabrique un multiplieur-accumulateur 18 12 + 30 bits, utilisant un arbre a retenue bloquee (carry-save) et un additionneur rapide, capable de fonctionner en modes synchrone et asynchrone. L'etude des pipelines asynchrones a ete ensuite abordee. Nous avons etudie plusieurs methodes pour realiser ces pipelines et nous avons propose quelques modifications a certaines d'entre elles. Ces modifications ont permis a ces pipelines de devenir plus rapides. L'etude des operateurs et du pipeline asynchrone nous a fait sentir le besoin d'une bibliotheque de cellules standards asynchrone et nous a donne les grandes lignes pour concevoir cette bibliotheque, en logique dcvs. La derniere partie de notre travail a ete consacree a l'etude des anneaux autosequences (self timed rings). Apres une etude general de ces anneaux nous y avons introduit la meme modification introduite au pipeline asynchrone. Ceci a permis de diminuer les nombres d'etages minimal et optimal de ces anneaux. La conception de la multiplication parallele-serie ainsi que la division en anneau a ensuite ete etudiee. Quatre diviseurs implementes en anneaux ont finalement ete concus en utilisant les cellules de la bibliotheque asynchrone