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Etude et mise au point d'un algorithme de placement 3D multicouche pour SoC

par Mohamed amine Benallel

Projet de thèse en Nano electronique et nano technologies

Sous la direction de Fabien Clermidy.

Thèses en préparation à l'Université Grenoble Alpes , dans le cadre de École doctorale électronique, électrotechnique, automatique, traitement du signal (Grenoble) , en partenariat avec CEA/LETI (laboratoire) depuis le 15-10-2018 .


  • Résumé

    Pour promouvoir les applications de la technologie Coolcube et plus généralement les technologies 3D du LETI, nous souhaitons proposer une thèse sur le placement-routage 3D. Jusqu'à maintenant, l'absence de roadmap fondeur mentionnant Coolcube justifie qu'aucune société développant des outils informatiques pour la conception de circuits intégrés (EDA pour Electronic Design Automation) ne s'engage dans des développements d'outils adaptés pour la 3D grain fin. De plus, les autres aspects 3D hors grain fin (F2F pour assemblage face-to-face, F2B pour assemblage face-to-back, etc…) sont traités par des méthodes que l'on pourrait juger comme non optimales puisqu'elles s'appuient sur un placement des interconnexions 3D à priori (la taille et l'impact sur les performances étant suffisamment élevés pour que leur placement ne soit pas critique au premier ordre). L'absence d'outils commerciaux de placement-routage 3D est également un frein à l'adoption des process de fabrication 3D. L'état de l'art en termes de placement-routage 3D consiste à transformer un design 2D finalisé en un design 3D en utilisant divers algorithmes de partitionnement (c'est-à-dire un algorithme qui vise à décider quelle porte logique doit être placée sur quel niveau). Evaluer toutes les possibilités de partitionnement est beaucoup trop complexe et inatteignable en termes de temps de calcul c'est pourquoi l'on utilise différents critères tels que la longueur des fils d'interconnexion, la consommation des portes logiques, etc. Cette méthode de transformer un design 2D en un design 3D tout en se basant sur des critères nous semble fortement limitante dans la mesure où ce n'est que de la post-optimisation et qu'il n'y a pas de réel algorithme de placement 3D. L'objectif de cette thèse est de développer un outil de placement 3D capable de gérer plusieurs niveaux de transistors (supérieur ou égal à 2 mais pas uniquement 2). Cet outil devra utiliser un algorithme de placement adapté à l'aspect 3D et non pas optimiser un résultat 2D.

  • Titre traduit

    Study and development of a multilayer 3D placement algorithm for SOC


  • Résumé

    To promote the applications of Coolcube technology and more generally the 3D technologies of LETI, we want to propose a thesis on placement-routing 3D. Until now, the absence of a roadmap founder mentioning Coolcube justifies that no company developing computer tools for the design of integrated circuits (EDA for Electronic Design Automation) engages in developments of tools adapted for 3D grain end. In addition, the other non-fine grain 3D aspects (F2F for face-to-face assembly, F2B for face-to-back assembly, etc.) are treated by methods that could be considered as non-optimal since they are 'support a placement of 3D interconnects a priori (the size and impact on performance is high enough so that their placement is not critical to the first order). The absence of commercial placement-routing 3D tools is also a hindrance to the adoption of 3D manufacturing processes. The state of the art in terms of placement-routing 3D is to transform a finalized 2D design into a 3D design using various partitioning algorithms (ie an algorithm that aims to decide which logical gate should be placed on which level). Evaluating all the possibilities of partitioning is much too complex and unachievable in terms of calculation time that is why we use different criteria such as the length of the interconnection wires, the consumption of logic gates, etc. This method of transforming a 2D design into a 3D design while based on criteria seems to us strongly limiting in that it is only post-optimization and there is no real placement algorithm. 3D. The objective of this thesis is to develop a 3D placement tool capable of managing several levels of transistors (greater than or equal to 2 but not only 2). This tool will have to use a placement algorithm adapted to the 3D aspect and not to optimize a 2D result.