Étude et réalisation d’une chaîne de conversion de données pour liaisons numériques à très haut débit

Study and realization of a data conversion chain for very high speed digital links

• Auteur / Autrice : David Cordova
• Direction : Yann Deval, Hervé Lapuyade, François Rivet
• Type : Thèse de doctorat
• Discipline(s) : Electronique
• Date : Soutenance le 09/12/2020
• Etablissement(s) : Bordeaux
• Ecole(s) doctorale(s) : École doctorale des sciences physiques et de l’ingénieur (Talence, Gironde)
• Partenaire(s) de recherche : Laboratoire : Laboratoire de l'intégration du matériau au système (Talence, Gironde)
• Jury : Président / Présidente : Jean-Baptiste Begueret
• Jury : Examinateurs / Examinatrices : Yann Deval, Hervé Lapuyade, François Rivet, Jean-Baptiste Begueret, Didier Belot, Patricia Desgreys, Nicolas Nodenot, Yohan Piccin
• Jury : Rapporteurs / Rapporteuses : Didier Belot, Patricia Desgreys

Mots clés

Mots clés contrôlés

Données -- Transmission

Convertisseurs analogique-numérique

Ethernet (système de réseau local)

Centres de traitement informatique

Mots clés libres

Centre de données

100 Gigabit Ethernet

Pam4

Convertisseur Analogique-Numérique

Récepteur

Égalisation

Datacenter

100 Gigabit Ethernet

Pam4

Analog-To-Digital Converter

Receiver

Equalization

Résumé

La demande croissante de débits de données plus élevés dans les centres de données a conduit à de nouveaux protocoles émergents (100 - 400G Ethernet et autres) dans les communications filaires.Ces protocoles favoriseront des encodages plus sophistiqués utilisant moins de bande passante de fréquence. Les exigences de vitesse devenant plus strictes, les architectures analogiques pures ne peuvent y répondre. Ainsi, un virage naturel vers des architectures à signaux mixtes est attendu.Cette thèse propose la conception d'une architecture de récepteur basée sur un Convertisseur Analogique-Numérique (CAN). Il utilise une méthodologie de conception pour définir et valider les exigences et les spécifications des récepteurs filaires à base de silicium qui sont conformes à un fonctionnement supérieur à >100Gb/s sur des canaux de transmission avec des pertes élevées (>20dB).Un prototype en technologie 22nm CMOS FDSOI est proposé comme preuve de concept.

The increasing demand of higher data rates in datacenters has led tonew emerging standards (100 - 400G Ethernet and others) in wireline communications. These standards will favor more sophisticated encodings that use less frequency bandwidth. As speed requirements become more stringent, pure analog architectures can not meet them. So, a natural shift towards mixed-signal architectures is expected.This thesis proposes the design of an ADC-based receiver architecture. It uses a design methodology to define and validate the requirements and specifications for silicon-based wireline receivers that comply with >100Gb/s operation over transmission channels with high losses (>20dB). A prototype in 22nm CMOS FDSOI technology is proposed as proof of concept.