UML pour l'exploration de l'espace de conception, la simulation rapide et l'analyse statique

par Daniel Knorreck

Thèse de doctorat en Electronique et communications

Sous la direction de Renaud Pacalet et de Ludovic Apvrille.

Soutenue en 2011

à Paris, Télécom ParisTech .


  • Résumé

    L'exploration de l'espace de conception au niveau système est effectuée tôt dans le flot de conception des systèmes embarqués et des systèmes sur puce. L'objectif est d'identifier un partitionnement matériel / logiciel approprié qui réponde à un ensemble de contraintes concernant la fonctionnalité, la performance, la surface de silicium, la consommation d'énergie, etc. Lors des étapes de conception précoces, des modèles de système précis, tels que des modèles RTL, peuvent être encore indisponibles. Par ailleurs, la complexité de ces modèles présente l'inconvénient d'être exigeant et lent dans la vérification. Il est communément admis que le seul remède à ce problème est l'abstraction, ce qui a engendré l'apparition de plates-formes virtuelles basées sur des techniques telles que la modélisation au niveau transactionnel. Étant non fonctionnels, les modèles "approximately timed" vont encore plus loin en faisant l'abstraction de données simplement selon leur présence ou absence et en introduisant des instructions symboliques. La méthodologie DIPLODOCUS et son profil UML correspondant réalisent les abstractions susmentionnées. La méthodologie s'appuie sur l'approche en Y, qui traite des fonctionnalités (appelées application) et leur réalisation (appelée architecture) de manière orthogonale. La sémantique formelle de DIPLODOCUS ouvre conjointement la voie à la simulation et à la vérification formelle, ce qui a été démontré préalablement a ce travail. Cette thèse propose des améliorations à la méthodologie qui permettent la vérification des propriétés fonctionnelles et non fonctionnelles.

  • Titre traduit

    UML-based design space exploration, fast simulation and static analysis


  • Résumé

    Design Space Exploration at system level is carried out early in the design flow of embedded systems and Systems-on-Chip. The objective is to identify a suitable hardware/software partitioning that complies to a given set of constraints regarding functionality, performance, silicon area, power consumption, etc. In early design stages, accurate system models, such as RTL models, may not yet be available. Moreover, the complexity of these models comes with the downside of being demanding and slow in verification. It is commonly agreed that the only remedy to that problem is abstraction, which triggered the advent of virtual platforms based on techniques like Transaction Level Modeling. Non-functional, approximately timed models go even further by abstracting data to its mere presence or absence and introducing symbolic instructions. The DIPLODOCUS methodology and its related UML profile realize the aforementioned abstractions. It relies on the y-Chart approach, that treats functionality (called application) and its implementation (called architecture) in an orthogonal way. DIPLODOCUS' formal semantics paves the way for both simulation and formal verification, which has been shown prior to this work. This thesis proposes enhancements to the methodology that make it amenable to verification of functional and non-functional properties.

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Informations

  • Détails : 1 vol. (XII-185 p.)
  • Notes : Publication autorisée par le jury
  • Annexes : 133 réf. bibliogr. Résumé étendu en français

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  • Bibliothèque : Télécom Paris. Bibliothèque - Centre de ressources documentaires numériques (CRDN).
  • Disponible pour le PEB
  • Cote : 5.22 KNOR
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