Thèse soutenue

Contribution à la Cryptographie Post-Quantique

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Auteur / Autrice : Etienne Marcatel
Direction : Philippe Elbaz-Vincent
Type : Thèse de doctorat
Discipline(s) : Mathématiques
Date : Soutenance le 11/10/2022
Etablissement(s) : Université Grenoble Alpes
Ecole(s) doctorale(s) : École doctorale mathématiques, sciences et technologies de l'information, informatique (Grenoble ; 199.-....)
Partenaire(s) de recherche : Laboratoire : Institut Fourier (Grenoble)
Entreprise : Bull
Jury : Président / Présidente : Pierre-Alain Fouque
Examinateurs / Examinatrices : Christine Bachoc, Pierre Loidreau, Antoine Loiseau, Sonia Belaïd
Rapporteurs / Rapporteuses : Alain Couvreur, Phong Q. Nguyen

Résumé

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La cryptographie à clé publique a prouvé son importance depuis l'émergence de RSA et ECC (Cryptographie à base de courbe elliptique) dont la sécurité repose sur notre incapacité à factoriser de grands nombres et à résoudre de grandes instances du probleme du logarithme discret. Ces problèmes, réputés difficiles à résoudre sur un ordinateur classique, seront cassé par l'algorithme de Shor dès qu'un ordinateur quantique de taille suffisante sera conçu. Bien qu'un tel ordinateur n'existe pas encore, les progrès récents de l'ingénierie quantique ont laissé entrevoir l'avenir fragile des cryptosystèmes à clé publique actuels et nous incitent à passer le plus rapidement possible à une cryptographie résistante à la cryptanalyse quantique, c'est-à-dire la cryptographie post-quantique.Le National Institute of Standards and Technologies (NIST) a lancé un concours visant à sélectionner les cryptosystèmes post-quantiques les plus prometteurs pour les schémas de chiffrement et de signature numérique. Cette thèse contribue à l'évaluation de la cryptographie post-quantique sur plusieurs aspects. Premièrement, nous avons évalué la résistance de deux schémas basés sur des codes, RQC et HQC, aux attaques temporelles et nous avons observé que le temps utilisé pour le décodage dans les schémas dépend du poids de l'erreur. Cette corrélation nous a permis de construire des attaques temporelles sur les deux schémas en tirant parti de la fuite temporelle. Pour RQC, nous avons vu que la métrique de rang rendait notre attaque difficilement praticable en condition réelle. Cependant, pour HQC, l'attaque a permis de récupérer la clé privée en un temps raisonnable.Nous avons également proposé une adaptation en temps constant de l'algorithme de décodage des codes de Gabidulin pour rendre l'attaque sur RQC complètement impraticable. Deuxièmement, nous avons consacré notre temps à l'implémentation d'algorithmes de réduction emph{efficace} des réseaux algébriques. Nous avons étudié l'extension des réductions classiques de réseaux sur Z au contexte algébrique puisque de nombreux schémas basés sur des réseaux reposent en fait sur des réseaux algébriques, dotés de symétries permettant de réduire à la fois la bande passante et la complexité de calcul.Nous nous intéressons aux réseaux algébriques sur les anneaux d'entiers euclidiens de corps de nombres quadratiques imaginaires et en particulier, Z[i]. Le résultat obtenu est une extension rapide et prouvée de fplll sur Z[i] incluant LLL, l'énumération pour résoudre SVP (Shortest Vector Problem), et l'algorithme BKZ. De plus, ces algorithmes ont d'autres applications que la cryptanalyse, en particulier l'algorithme LLL qui est populaire d'en beaucoup de domaines.Troisièmement, nous avons proposé plusieurs améliorations pour la procédure de signature du schéma de signature Falcon, basé sur les réseaux.Ces optimisations, simples à mettre en œuvre, accélèrent la signature et réduisent l'empreinte mémoire de plus de 30 %, un facteur important pour les dispositifs à mémoire limitée tels que les microcontrôleurs ou les FPGA.Enfin, nous avons proposé une première approche de la procédure de signature de Falcon sur FPGA en utilisant de la synthèse de haut niveau (HLS).À notre connaissance, aucune implémentation de cet algorithme n'a été annoncée publiquement auparavant. Bien que notre design ne soit pas complet, notre analyse permet d'estimer concrètement la consommation de ressources ainsi que la latence qu'une implémentation complète devrait atteindre sur les FPGA de Xilinx.