Auteur / Autrice : | Hai Dang Vu |
Direction : | Sébastien Le Nours, Sébastien Pillement |
Type : | Thèse de doctorat |
Discipline(s) : | Electronique |
Date : | Soutenance le 04/03/2021 |
Etablissement(s) : | Nantes |
Ecole(s) doctorale(s) : | École doctorale Mathématiques et sciences et technologies de l'information et de la communication (Rennes) |
Partenaire(s) de recherche : | Laboratoire : Institut d'Électronique et de Télécommunications (Rennes) |
Jury : | Président / Présidente : Laurence Pierre |
Rapporteurs / Rapporteuses : Liliana Cucu, François Verdier |
Mots clés
Mots clés contrôlés
Mots clés libres
Résumé
L’analyse temporelle est une étape très importante dans la conception d’un système multiprocesseur sur puce (MPSoC) pour garantir que les contraintes de temps sont pleinement respectées avec une durée d’analyse acceptable. Cependant, les interférences sur l’accès aux ressources partagées des MPSoC entraînent la variabilité de l’exécution du programme qui conduit à des difficultés pour l’analyse temporelle. Cette thèse vise à étudier l’adoption de méthodes de modélisation et d’analyse probabilistes pour améliorer l’efficacité du processus d’analyse temporelle des systèmes MPSoC. Nous avons contribué à une approche basée sur la mesure pour caractériser les temps de calcul et de communication des applications SDFG fonctionnant sur une plate-forme MPSoC basée sur des tuiles. Dans cette approache, les effets des ressources partagées sont saisis et représentés comme des fonctions de distribution. Nous proposons un modèle de communication au niveau message d’un bus multiprocesseur pour fournir des résultats de simulation rapides mais précis. Le modèle proposé a montré une accélération significative de la simulation par rapport au modèle au niveau transactionnel (TLM) sans dégrader la précision de l’analyse. Nous évaluons certaines méthodes de modèle checking statistique (SMC) pour démontrer l’efficacité de l’analyse temporelle probabiliste des systèmes MPSoC. Dans cette analyse, différents algorithmes statistiques sont étudiés plus en détail. Enfin, l’efficacité de l’approche proposée est évaluée en exécutant différentes applications de traitement d’images sur différentes configurations d’une architecture matérielle hétérogène. Les résultats de la simulation ont montré un temps de simulation rapide avec des résultats précis par rapport aux résultats mis en oeuvre sur une plate-forme matérielle réelle FPGA.