Étude de la fiabilité et des mécanismes de dégradation dans les composants numériques de dernière génération

Study of the reliability and mechanisms of degradation in DSM digital integrated circuits

• Auteur / Autrice : Julien Coutet
• Direction : François Marc
• Type : Thèse de doctorat
• Discipline(s) : Electronique
• Date : Soutenance le 07/10/2020
• Etablissement(s) : Bordeaux
• Ecole(s) doctorale(s) : École doctorale des sciences physiques et de l’ingénieur (Talence, Gironde)
• Partenaire(s) de recherche : Laboratoire : Laboratoire de l'intégration du matériau au système (Talence, Gironde)
• Jury : Président / Présidente : Cristell Maneux
• Jury : Examinateurs / Examinatrices : François Marc, Cristell Maneux, Lorena Anghel, Patrick Girard, Christian Moreau, Suzel Lavagne
• Jury : Rapporteurs / Rapporteuses : Lorena Anghel, Patrick Girard

Mots clés

Mots clés contrôlés

Statistique

Modélisation comportementale (électronique)

Réseaux logiques programmables par l'utilisateur

MOS complémentaires

Circuits intégrés à très grande échelle

Essais accélérés (technologie)

Fiabilité

Mots clés libres

Fiabilité

DSM

FPGA

HCI

NBTI

PBTI

CMOS

VLSI

Vieillissement

Modélisation

Statistique

Flash NAND

Reliability

DSM

FPGA

HCI

NBTI

PBTI

CMOS

VLSI

Ageing

Modeling

Statistic

NAND flash

Résumé

La réduction des tailles aux niveaux transistors des composants électroniques commerciaux est rendue possible par l’utilisation de nouveaux matériaux au niveau de l’oxyde de grille notamment pour les DSM. Afin de pouvoir utiliser en toute confiance ces composants pour des applications en environnements sévères il est nécessaire d’en évaluer la fiabilité. Les deux catégories de composants choisies pour représenter les technologies DSM sont les mémoires Flash et les FPGA. Nous avons étudié les différents mécanismes de dégradation séparément au moyen de vieillissements accélérées. Ensuite les résultats sont analysés et une démarche statistique rigoureuse a été mise en place afin d’estimer une fiabilité réaliste.Nos essais ont montré que la température de stockage ainsi que les cycles d’écriture-effacement réduisent nettement la fiabilité en rétention des mémoires Flash NAND. Une particularité de cette étude est la mise en évidence qu’un grand écart entre la température d’écriture et celle de lecture mène à une forte perte de fiabilité en rétention qui n’est pas liée à la physique du point mémoire à basse température mais à une dérive du circuit périphérique gérant l’écriture et la lecture des cellules. D’autre part, nous avons montré que le manque de fiabilité en rétention avéré avec ce type de composant est dû à l’architecture MLC et non à la finesse du nœud technologique. Les codes correcteurs d’erreurs, les mécanismes d’uniformisation d’usure ou bien le surdimensionnement permettent de rendre la fiabilité acceptable. Ils font par conséquent partie intégrante du système et sont à prendre en compte dans le calcul de la fiabilité.Pour mesurer des dérives dans circuits numériques, nous avons utilisé des oscillateurs en anneaux implantés dans des FPGA. Nous avons mesuré du BTI et du HCI mais nous n’avons pas observé d’électromigration ou de TDDB. Ces dérives ont été modélisées pour chaque mécanisme. Une extraction des dégradations par transistor sous l’hypothèse de l’architecture issue de brevets ont permis de distinguer le NBTI du PBTI. Par ailleurs l’analyse des dérives - très faibles - à basse température nous prouve l’intervention du mécanisme HCI en mettant clairement en évidence le lien avec le nombre de commutations. Enfin, pour évaluer la fiabilité de manière rigoureuse - la somme des deux taux de défaillance HCI et BTI n’étant pas représentative de la fiabilité - une autre méthode plus réaliste reposant sur la somme des dérives allant jusqu’au critère de défaillance a été proposée dans cette étude.

The downscaling of transistors in commercial electronic circuits has been permitted by the use of new materials in gate oxide (especially for DSM bound). In order to fully trust this kind of chips in extreme environments, it is necessary to make a proper reliability assessment. We choose two types of integrated circuits to carry this study: NAND flash memories and FPGA. Accelerated ageing has been applied to distinctly activate the various degradation mechanisms. Then results are analyzed and a precise statistical approach leads us to a realistic estimation of its reliability.Our ageing tests of NAND flash memories showed that storage temperature as well as many program-erase cycles significantly decrease the retention time of data. Our method demonstrates that a wide gap between the temperature of writing and the temperature of reading leads to a meaningful lack of reliability in retention of data. This issue is not due to the physic of memory cells at low temperature but it is due to drifts of the peripheral management circuit (in charge of writing and reading operations). However we have confirmed this weak reliability is caused by MLC design and not by the technologic node. Error code correction, wear leveling or even over-provisioning allow sufficient reliability. Therefore they are an important part of global memory and must be taken in account in the reliability calculation.Digital circuit ageing has been monitored by means of ring oscillators embedded in FPGA. We well measured some BTI and few HCI, but we did not succeed in involving any electromigration or TDDB. Drifts of both mechanisms are modeled. A new methodology based on the assumption of LUT design from patents is described and applied in order to extract degradations at transistor level: NBTI and PBTI can be set apart.. Moreover the analysis of small drifts occurred at low temperature which is evidence that HCI was involved. These low temperature degradations are correlated with the number of commutations. Finally, the estimation of reliability based on the sum of HCI and BTI failure rates gives false result. We present a proper approach to estimate reliability. It considers the sum of both drifts until a user’s determined criterion of failure is reached.