Étude, conception optimisée et réalisation d’un prototype ASIC d’une extraction d’horloge haut débit pour une nouvelle génération de liaison à 80 Gbit/sec.

Analysis and design of an 80 Gbit/sec clock and data recovery prototype

• Auteur / Autrice : Quentin Béraud-Sudreau
• Direction : Jean-Baptiste Begueret, Olivier Mazouffre
• Type : Thèse de doctorat
• Discipline(s) : Electronique
• Date : Soutenance le 12/02/2013
• Etablissement(s) : Bordeaux 1
• Ecole(s) doctorale(s) : École doctorale des sciences physiques et de l’ingénieur (Talence, Gironde)
• Partenaire(s) de recherche : Laboratoire : Laboratoire de l'intégration du matériau au système (Talence, Gironde) - Laboratoire de l'intégration du matériau au système / IMS
• Jury : Président / Présidente : Eric Kerhervé
• Jury : Examinateurs / Examinatrices : Michel Pignol, Yann Deval, Claude Neveu, Thierry Taris, Louis Baguena
• Jury : Rapporteurs / Rapporteuses : Thierry Parra, Sylvain Bourdel

Mots clés

Mots clés contrôlés

Oscillateurs

Circuits intégrés

Circuits d'horloge

Mots clés libres

CDR

Oscillateur verrouillé en injection

Restitution d'horloge et de données

PLL

CDR

Injection locked oscillator

Clock and data recovery

PLL

Résumé

La demande croissante de toujours plus de débit pour les télécommunications entraine une augmentation de la fréquence de fonctionnement des liaisons séries. Cette demande se retrouve aussi dans les systèmes embarqués du fait de l'augmentation des performances des composants et périphériques. Afin de s'assurer que le train de données est bien réceptionné, un circuit de restitution d'horloge et de données est placé avant tout traitement du coté du récepteur. Dans ce contexte, les activités de recherche présentées dans cette thèse se concentrent sur la conception d'une CDR (Clock and Data Recovery). Nous détaillerons le comparateur de phase qui joue un rôle critique dans un tel système. Cette thèse présente un comparateur de phase ayant comme avantage d'avoir une mode de fenêtrage et une fréquence de fonctionnement réduite. La topologie spéciale utilisée pour la CDR est décrite, et la théorie relative aux oscillateurs verrouillés en injection est expliquée. L'essentiel du travail de recherche s'est concentrée sur la conception et le layout d'une restitution d'horloge dans le domaine millimétrique, à 80 Gbps. Pour cela plusieurs prototypes ont été réalisés en technologie BiCMOS 130 nm de STMicrolectronics.

The increasing bandwidth demand for telecommunication leads to an important rise of serial link operating frequencies. This demand is also present in embedded systems with the growth of devices and peripherals performances. To ensure the data stream is well recovered, a clock and data recovery (CDR) circuit is placed before any logical blocks on the receiver side. The research activities presented in this thesis are related to the design of such a CDR. The phase detector plays a critical role in the CDR circuit and is specially studied. This thesis presents a phase comparator that provides an enhancement by introducing a windowed mode and reducing its operating frequency. The used CDR has a special topology, which is described, and the injection locked oscillator theory is explained. Most of the research of this study has focused on the design and layout of a 80 Gbps CDR. Several prototypes are realized in 130 nm SiGe process from STMicroelectronics.