Bipartite edge coloring approach for designing parallel hardware interleaver architecture

par Awais Hussain Sani

Thèse de doctorat en Sciences de l'ingénieur. Électronique et informatique industrielle

Sous la direction de Éric Martin et de Philippe Coussy.

Soutenue en 2012

à Lorient , dans le cadre de École doctorale Santé, information-communication et mathématiques, matière (Brest, Finistère) , en partenariat avec Université européenne de Bretagne (2007-2016) (autre partenaire) .

mots clés

• Entrelacement
• Gestion mémoire (informatique) -- Thèses et écrits académiques
• Théorie des graphes -- Thèses et écrits académiques
• Codes correcteurs d'erreurs (théorie de l'information) -- Thèses et écrits académiques

Titre traduit

Une approche de coloriage d’arrêtes pour la conception d’architectures parallèles d’entrelaceurs matériels

Résumé

Turbo and LDPC due to their excellent error correction capabilities are part of current telecommunication standards. However, implementation of these codes introduces new challenges mainly due to support the high data rate applications. For high data rate applications, the main memory is partitioned into smaller memory banks and multiple data values are accessed in parallel through memory to acquire required throughput. However, scrambling of data (also called interleaving) coming from TC and LDPC standards results in Memory Conflict Problem that increases the cost and latency of the system. In this thesis, different methods have been explored to allocate data in different memory banks so that different processing elements can access them concurrently without any conflict. All these methods are based on graph theory and can be divided into two steps. In first step, mapping problem is modeled as bipartite or tripartite graph respecting the data access order. Then, different algorithms are proposed to map the data into different memory banks thanks to polynomial time edge coloring algorithms. Several experiments have been performed using a set of tools developed during this thesis. This tool first finds conflict free memory mapping and then generates VHDL files that can be synthesized to design complete architecture i. E. Network, memory banks and associated controllers. These experiments have been performed.

Résumé

Pour tirer partie leurs excellentes performances, les standards de communications actuels intègrent des algorithmes de correction d’erreurs de type Turbo-Code ou LDPC. Toutefois, leur réalisation matérielle implique de nouveaux défis à relever pour supporter les applications très hauts débit. En effet, pour ces applications la mémoire principale est partitionnée en bancs mémoires plus petits et les données sont accédées en parallèle pour atteindre les débits applicatifs requis. Ce type d’architecture entraine toutefois des conflits d’accès mémoire, du fait des accès aux données définis dans les standards (Turbo-Code ou LDPC). Ceci peut générer un surcoût en termes de surface et de latence dans l’architecture. Au cours de cette thèse, différentes approches ont étés explorées pour déterminer un placement des données dans les bancs mémoires garantissant des accès sans conflits. Toutes ces approches se basent sur des approches de théorie des graphes et fonctionnent en deux étapes : dans un premier temps les accès mémoires sont modélisés avec un graphe (bipartite ou tripartite). Ensuite, différents algorithmes sont proposés pour placer les données dans les bancs mémoires. Plusieurs expériences ont étés réalisées, grâce à des logiciels réalisés au cours de cette thèse. Ces logiciels déterminent un placement mémoire sans conflits puis génèrent les descriptions VHDL de l’architecture, i. E. Réseau, bancs mémoires et contrôleurs associés. Ces expériences ont portées sur différents standards de communication tels que UWB, HSPA, LDPC non binaires et système 4G. Elles ont démontrées la pertinence des solutions retenues et leur efficacité par rapport aux approches de l’état de l’art.