Auteur / Autrice : | Hajer Chtioui |
Direction : | Smaïl Niar, Mohamed Abid |
Type : | Thèse de doctorat |
Discipline(s) : | Ingénierie des systèmes informatiques |
Date : | Soutenance en 2011 |
Etablissement(s) : | Valenciennes en cotutelle avec Université de Sfax (Tunisie) |
Mots clés
Résumé
Les travaux présentés dans cette thèse visent à concevoir une architecture performante et efficace pour la gestion de la cohérence des données dans les mémoires caches des systèmes sur puce multiprocesseurs (MPSoC). Dans cette thèse nous nous intéressons tout particulièrement aux architectures à mémoire partagée et aux applications de traitement de signal intensif. Plusieurs solutions ont été proposées dans le passé pour résoudre ce problème. Néanmoins, la majorité de ces solutions existantes ont été pensé pour les systèmes multiprocesseurs haute-performances. Dans ce type de systèmes les contraintes liées aux ressources matérielles et à la consommation d’énergie sont rarement prises en compte. A l’opposé, dans les systèmes embarqués qui nous intéressent ici, ces contraintes jouent un rôle de premier plan. De plus, les solutions existantes ne prennent pas en compte les modèles d’accès aux données partagées réalisés par les processeurs. Nous proposons dans cette thèse un nouveau protocole de gestion de la cohérence de cache basé sur deux protocoles simples, nommément les protocoles par invalidation et par mise à jour. De plus le protocole proposé s’adapte automatiquement aux modèles d’accès aux données. Une architecture matérielle qui facilite son implémentation et qui optimise ses performances est également proposée. Les résultats expérimentaux montrent que le protocole proposé