Etude et Réduction de la Consommation de Puissance Durant le Test de Circuits Digitaux
Auteur / Autrice : | Fangmei Wu |
Direction : | Patrick Girard |
Type : | Thèse de doctorat |
Discipline(s) : | SYAM - Systèmes Automatiques et Microélectroniques |
Date : | Soutenance le 12/10/2011 |
Etablissement(s) : | Montpellier 2 |
Ecole(s) doctorale(s) : | Information, Structures, Systèmes (Montpellier ; École Doctorale ; 2009-2014) |
Jury : | Examinateurs / Examinatrices : Patrick Girard, Nabil Badereddine, Luigi Dilillo, Serge Pravossoudovitch |
Rapporteurs / Rapporteuses : Nathalie Julien, Emmanuel Simeu |
Mots clés
Mots clés contrôlés
Résumé
Cette thèse concerne l'étude et la réduction de la consommation de puissance durant le test par scan des circuits digitaux. Afin de détecter les défauts de délai de transition, les deux principales structures sont utilisés dans la pratique: Launch-Off-Shift (LOS) et launch-Off-Capture (LOC). L'ensemble des travaux réalises montre que le test LOS est plus efficace que le test LOC en terme de couverture de fautes de transition et la longueur de test. Toutefois, le test LOS nécessite une puissance plus élevée lors du launch-to-capture (LTC) du cycle, notamment en terme de consommation de puissance de pic. Ainsi, nous proposons une nouvelle approche de génération de vecteurs de test LOS basée sur la consommation. La technique proposée est capable de réduire et d'évaluer la puissance de pic de test se rapprochant le plus possible de la puissance fonctionnelle. Les avantages qui en résultent permettent de résoudre le problème lié à la perte de rendement et de s'abstenir du test se produisant lorsque la puissance de test est trop faible par rapport à la puissance fonctionnelle.