Architectures multiprocesseurs pour applications de télécommunication basées sur les technologies d'intégration 3D

Multiprocessor architectures for telecommunications applications based on 3d integration technology

• Auteur / Autrice : Walid Lafi
• Direction : Ahmed Amine Jerraya
• Type : Thèse de doctorat
• Discipline(s) : Sciences et technologie industrielles
• Date : Soutenance le 11/07/2011
• Etablissement(s) : Grenoble
• Ecole(s) doctorale(s) : École doctorale électronique, électrotechnique, automatique, traitement du signal (Grenoble ; 199.-....)
• Partenaire(s) de recherche : Equipe de recherche : Laboratoire d'Electronique, de Technologie et d'Instrumentation
• Partenaire(s) de recherche : Laboratoire : CEA LETI
• Jury : Président / Présidente : Lorena Anghel
• Jury : Examinateurs / Examinatrices : Ahmed Amine Jerraya, Didier Lattard, Olivier Sentieys, Mohammed Matmati, Jean-Pierre Boissin
• Jury : Rapporteurs / Rapporteuses : Ian O'connor, Lionel Torres, Christian Degache

Mots clés

Mots clés libres

Electronique numérique

Exploration d’architectures

Architectures distribuées

Intégration 3D

Télécommunications

Digital electronics

Exploration of architectures

3D integration

Telecommunications

Résumé

Les travaux de cette thèse s'intéressent aux problèmes de performance et de coût des architectures MPSoC à base de NoC, en tirant parti des possibilités offertes par les technologies d'intégration 3D. Plusieurs contributions originales sont proposées. Tout d'abord, une étude approfondie à propos des différentes granularités de partitionnement au sein des circuits 3D est réalisée. En se basant sur cette analyse, ce travail de thèse est orienté aux architectures 3D partitionnées au niveau des blocs macroscopiques. Ainsi, la contribution de l'intégration 3D est limitée aux interconnexions verticales inter-blocs. Afin d'améliorer les performances de ces interconnexions, une topologie hiérarchique de NoC est proposée pour diminuer la latence et augmenter le débit des communications au sein des architectures 3D partitionnées au niveau des macro-blocs. D'autre part, un modèle au niveau du système est présenté pour évaluer et comparer les coûts des différentes options technologiques de l'intégration 3D. Partant de cette évaluation, nous proposons une architecture multiprocesseur reconfigurable empilable pour les applications de télécommunication 4G, en tenant compte des problèmes de coût.

This PhD research is intended to deal with cost and performance issues of NoC-based MPSoC architectures by taking advantage of the opportunities offered by 3D integration technologies. Several original contributions are proposed. First, a deep investigation of the different partitioning granularities within 3D circuits is performed. Based on this analysis, this PhD work is oriented to focus on core-level partitioned 3D architectures, and then to restrict the contribution of 3D stacking to the global inter-block vertical interconnections. To enhance the performance of global interconnect architectures, a hierarchical NoC topology is proposed to improve communication latency and throughput within core-partitioned 3D architectures. On the other hand, a system-level cost analysis model is presented to assess and compare several 3D integration technology options. Based on this evaluation, we propose a cost-aware stackable reconfigurable multiprocessor NoC-based architecture to address the requirement of 4G telecom applications.