Logic-level countermeasures to secure FPGA based designs

• Auteur / Autrice : Shivam Bhasin
• Direction : Jean-Luc Danger, Tarik Graba
• Type : Thèse de doctorat
• Discipline(s) : Electronique et communications
• Date : Soutenance en 2011
• Etablissement(s) : Paris, Télécom ParisTech

Mots clés

Mots clés contrôlés

Réseaux logiques programmables

Systèmes embarqués (informatique)

Systèmes informatiques -- Mesures de sûreté

Résumé

Les réseaux de portes programmables modernes (FPGA) sont en mesure de mettre enoeuvre un système complexe sur puce (SoC) tout en fournissant des performances élevées. Un SoC Complexe contient généralement des noyaux cryptographiques embarqués permettant de chiffrer/déchiffrer des données afin d'en garantir la sécurité. Ces noyaux cryptographiques sont mathématiquement sûres mais leur mises en oeuvre matérielle peut être compromise par l'utilisation d'attaques par canaux cachés (SCA) ou d'attaques en faute (FA). Tout d'abord, une contremesure ciblant les transferts de registres, que nous appelons "Unrolling" est proposée. Cette contre-mesure exécute plusieurs tours d'un algorithme cryptographique par cycle d'horloge ce qui permet une diffusion plus profonde de données. Les résultats montrent une excellente résistance contre les SCA. Ceci est suivi par une contre-mesure basée sur un "Dual-Rail Precharge Logic" (DPL). La ``Wave Dynamic Differential Logic'' (WDDL) est une contre-mesure DPL bien adaptée pour les FPGAs. L'analyse de la DPL contre les attaques en fautes révéle qu'elle est résistante contre la majorité des fautes. Par conséquent, si des failles comme l'effet de propagation précoce (early propagation effect (EPE)) et le déséquilibre technologique sont fixés, DPL peut évoluer en tant que contre-mesure commune aux SCA et FA. En continuant sur cette ligne de recherche, nous proposons deux nouvelles contremesures: DPL sans EPE et ``Balanced-cell based DPL'' (BCDL). Enfin des outils d'évaluation avancés comme les modèles stochastique, l'information mutuelle et les attaques combinées sont discutées ce qui est très utiles l'analyse des contremesures.

Modern field programmable gate arrays (FPGA) are capable of implementing complex system on chip (SoC) and providing high performance. Therefore, FPGAs are finding wide application. A complex SoC generally contains embedded cryptographic cores to encrypt/decrypt data to ensure security. These cryptographic cores are computationally secure but their physical implementations can be compromised using side channel attacks (SCA) or fault attacks (FA). This thesis focuses on countermeasures for securing cryptographic cores on FPGAs. First, a register-transfer level countermeasure called ``Unrolling'' is proposed. This hiding countermeasure executes multiple rounds of a cryptographic algorithm per clock which allows deeper diffusion of data. Results show excellent resistance against SCA. This is followed by dual-rail precharge logic (DPL) based countermeasures, which form a major part of this work. Wave dynamic differential logic (WDDL), a commonly used DPL countermeasure well suited for FPGAs is studied. Analysis of WDDL (DPL in general) against FA revealed that it is resistant against a majority of faults. Therefore, if flaws in DPL namely early propagation effect (EPE) and technological imbalance are fixed, DPL can evolve as a common countermeasure against SCA and FA. Continuing on this line of research we propose two new countermeasures: DPL without EPE and Balanced-Cell based DPL (BCDL). Finally advanced evaluation tools like stochastic model, mutual information and combined attacks are discussed which are useful when analyzing countermeasures.