SWH, application "Small-world" à la génération des réseaux d'interconnexion pour les architectures massivement parallèles

SWH, a small-world application to generate an interconnection network for massively parallel architecture

• Auteur / Autrice : Samer Damaj
• Direction : Bernard Pottier
• Type : Thèse de doctorat
• Discipline(s) : Informatique
• Date : Soutenance en 2011
• Etablissement(s) : Brest

Mots clés

Mots clés contrôlés

Théorie des graphes

Architecture des ordinateurs

Mots clés libres

Architecture massivement parallèle

Graphe petit-monde

Graphe aléatoire

Graphe (Delta, k)

Théorie de graphe

Algorithme

Degré-diamètre

Placement-routage

Vlsi

Topologies

Random graph

(delta, D) graph

Graph theory

Algorithm

Degree-diameter

Network

Routing

Vlsi

Résumé

Graphs with a minimum diameter have applications in the design of building-block switching systems, communication networks, and distributed computer systems. Several methods of constructing directed graphs with a small diameter are proposed. First, the dissertation presents as background several (delta, D) graphs including the Hypercube and de Bruijn. It shows the major disadvantages when implementing these topologies in practice for large scale. To achieve our goal, we propose a regular graph called Small World Heuristic (SWH) suitable for large parallel computers. This graph has a maximum degree ! and a small diameter D, while maintaining an acceptable level of connectivity. We show that this heuristic can connect on short distance thousands of nodes as little as 4 links per node. ̕Finally, we present a new integrated placement and routing algorithm to implement this heuristic on 2D VLSI.

Les possibilités d'intégration sont de plus en plus importantes et le nombre de transistors disponibles sur un composant n'est plus aussi critique que dans le passé. Cependant les structures de traitement du type monoprocesseur ne bénéficient plus de cette augmentation de ressources et on voit apparaître des composants du type MP Soc (multiprocessors on Chip) qui intègre plusieurs coeurs de processeur sur une même puce. Le problème consiste donc à faire passer à l'échelle des architectures systèmes du type MIMD (Multiple Instruction stream Multiple Data stream). Si on considère des coeurs de processeur complexe alors le problème reste actuellement assez maîtrisable car leur nombre reste limité (2 voit 4 processeurs). Par contre l'utilisation de noeuds de traitement de plus petite taille autorise l'intégration de dizaines voire de centaines de processeurs sur un même circuit. Les besoins en puissance de calcul ne se satisfont plus des limites rencontrées sur des processeurs complexes. La généralisation des composants du type MPSoC qui intègrent un nombre toujours plus important de processeurs sur une puce. Cependant, interconnecter un grand nombre de processeurs sur une puce est un délicat. Essentiellement, les structures adaptées aux contraintes de la puce sont trop peu générales, et les schémas de l’interconnexion plus globale engendrent des coûts de fabrication trop élevés. Ce problème se décompose en deux sous problèmes intimement liés qui sont la recherche d'une topologie permettant d'atteindre un niveau de connectivité acceptable et le coût matériel de sa réalisation. C'est dans ce dernier cas qui s'inscrit le contexte scientifique de ce mémoire. Les concepteurs se basent sur des différentes architectures pour réaliser des puces. Les architectures à mémoire partagée où il y a une saturation d’accès mémoire avec un grand nombre de PEs (Processeurs Élémentaires) comme par exemple TILERA Corporation. Les architectures à mémoire distribué où il se manifeste le problème des programmes fortement communicants. Ce type d'architecture est structuré autour d'un Noc (Network-on-Chip). De nombreuses études ont déjà été réalisées sur la problématique des architectures et de leurs réalisations avec pour motivations de trouver une manière élégante de supporter des Pes qui est de plus en plus nombreux et rapide en limitant le nombre de fils et pour obtenir des réseaux réguliers où le coût et le temps de développement du layout sont très court. Pour cette raison, nous sommes à la recherche d'une nouvelle plate-forme homogène avec des multicoeurs réguliers et massivement parallèles. C'est dans ce dernier cas qui s'inscrit le contexte industriel de ce mémoire de thèse. Pour des raisons techniques, il faut rendre les circuits homogènes, réguliers et denses parce que le coût et le temps de développement du layout d'un circuit non régulier sont très longs. Pour cette raison, il faut s'appuyer sur des architectures massivement parallèles. Les processeurs doivent communiquer entre eux, ils sont donc connectés via un réseau qui implémente une topologie. Pour une topologie donnée, on dispose de métriques grossières telles que le nombre de noeuds (le nombre de sommets dans un graphe donné), le degré (le nombre de liens entrants et sortants pour chaque sommet dans ce graphe donné) et le diamètre (la distance maximale entre deux noeuds ou sommets quelconques dans le graphe). Dans ce cas, comme on veut un circuit régulier, où les CPUs sont organisés en grille 2D pour les techniques actuels et éventuellement 3D pour les futurs techniques alors il faut obtenir le coût silicium pour mapper la topologie choisie sur cette grille. Le passage de la topologie (mapping) à la réalisation sera qualifié de placement-routage" physique (le terme "placement" veut dire de placer les sommets de ce graphe donné sur une grille 2D et le terme "routage" veut dire de faire communiquer ces sommets entre eux).