Fast Simulation Strategies and Adaptive DVFS Algorithm for Low Power MPSoCs - TEL - Thèses en ligne Accéder directement au contenu
Thèse Année : 2010

Fast Simulation Strategies and Adaptive DVFS Algorithm for Low Power MPSoCs

Stratégies de simulation rapides et algorithme adaptatif de contrôle de la tension et de la fréquence pour les MPSoCs basse consommation

Résumé

SoC (System on Chip) devices have seen their capabilities increasing continuously allowing these devices and the applications running on them to become more and more complex thanks to the integration technology. Many of these devices operate unplugged, but as the battery technology does not scale with integration, both the software and the hardware of these devices must be energy efficient. We propose in this thesis a software algorithm that tries to save energy by modifying the processors frequencies and voltage when the system utilization permits. This algorithm does not need any input from applications. In order to test and determine the effectiveness of the proposed energy saving algorithm we need fast and accurate simulation platforms that support individual frequency change for each processor or subsystem. The right level of abstraction for estimating power consumption by simulation is not obvious. We firstly defined a high level simulation strategy that combines the accuracy of the hardware focused simulators with the speed of the behavior focused simulators. When more accurate estimations are required, a cycle accurate/bit accurate simulation must be used. However, to accelerate simulation, static scheduling strategies not compatible with DVFS are used. We defined two new approaches for supporting DVFS in this context.
Les Systèmes sur Puce (SoC) ont vu leurs capacités en constante augmentation ce qui leur permet ainsi qu'aux applications s'exécutant dessus de devenir de plus en plus complexes grâce au pouvoir d'intégration de la technologie. Beaucoup de ces appareils fonctionnent sur batterie, mais puisque la technologie des batteries ne suit pas la même progression que l'intégration, à la fois le logiciel et le matériel de ces appareils doivent être économes en énergie. Nous proposons dans cette thèse un algorithme logiciel qui cherche à réduire la consommation énergétique en modifiant la fréquence et la tension des processeurs lorsque l'utilisation du système le permet. Cet algorithme n'a besoin d'aucune information sur les applications. Afin de tester et de déterminer l'efficacité de l'algorithme d'économie d'énergie proposé, nous avons besoin de plateformes de simulation rapides et précises qui supportent le changement de fréquence pour chaque processeur ou sous-système. Le bon niveau d'abstraction pour estimer la consommation d'énergie par la simulation n'est pas évident. Nous avons premièrement défini une stratégie de haut niveau de simulation qui combine la précision des simulateurs orientés matériel à la vitesse des simulateurs orientés comportement. Lorsque des estimations plus précises sont nécessaires, une simulation cycle accurate/bit accurate doit être utilisée. Toutefois, pour accélérer la simulation, des stratégies d'ordonnancement statique non compatibles avec le DVFS sont utilisées. Nous avons défini deux nouvelles approches supportant le DVFS dans ce contexte.
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Dates et versions

tel-00541337 , version 1 (30-11-2010)

Identifiants

  • HAL Id : tel-00541337 , version 1

Citer

M. Gligor. Fast Simulation Strategies and Adaptive DVFS Algorithm for Low Power MPSoCs. Micro and nanotechnologies/Microelectronics. Institut National Polytechnique de Grenoble - INPG, 2010. English. ⟨NNT : ⟩. ⟨tel-00541337⟩

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