Etude et conception des structures de test et méthodes d'analyse pour les technologies CMOS

Study and development of test structure and analysis method for CMOS technologies

• Auteur / Autrice : Fabrice Rigaud
• Direction : Jean-Michel Portal, Hassen Aziza
• Type : Thèse de doctorat
• Discipline(s) : Micro et nanoélectronique
• Date : Soutenance en 2010
• Etablissement(s) : Aix-Marseille 1
• Ecole(s) doctorale(s) : Ecole doctorale Sciences pour l'Ingénieur : Mécanique, Physique, Micro et Nanoélectronique (Marseille ; 2000-....)
• Partenaire(s) de recherche : autre partenaire : Université de Provence. Section sciences

Mots clés

Mots clés contrôlés

Thèses et écrits académiques

Transistors MOSFET

Résumé

Dans la course à la réduction des tailles de transistor, il devient de plus en plus difficile d'obtenir de bons rendements. Le but de cette thèse est de proposer des outils pour accélérer la montée en rendement des technologies CMOS. Ces outils passent par la conception de structures de test, associées à des méthodes de test et d'analyse de résultat. Trois types de structure sont ainsi étudiés : des TEG logiques, une macro-cellule de test et une TEG hybride. Les TEG logiques étudiées sont composées de chaines d'inverseurs et permettent ainsi de détecter les défauts et les variations du procédé de fabrication. La macro-cellule de test étudiée comporte un plan mémoire SRAM qui est capable d'osciller. Le mode mémoire SRAM permet de détecter et de localiser des défauts présents sur le plan mémoire. Le mode oscillation permet, grâce à différentes configurations d'interconnections des points mémoire, de caractériser les variations du procédé de fabrication. La dernière structure proposée est une TEG hybride composée de plusieurs oscillateurs en anneau avec différentes configurations de layout. Un bloc numérique est également implémenté, permettant de mesurer des fréquences d'oscillations jusqu'à 1,5GHz et de les restituer sur une sortie numérique. Une méthodologie d'analyse est alors développée dans le but d'obtenir les valeurs de paramètres préalablement choisis en fonction des fréquences d'oscillation. La méthode est dans un premier temps validée par simulation. Puis quelques plaquettes embarquant la TEG sont testées. Le test montre que l' apprentissage réalisé par simulation doit être reproduit sur silicium pour obtenir les résultats attendus.

Because of the constant transistors size reduction, it becomes more and more difficult to obtain good yields. The aim of this work is to propose tools to speed up the yield ramp up of CMOS technologies. These tools consist of test circuit design, combined with test and analysis methods. Three kinds of test structure are analyzed in this work: logic TEG, a test macro-cell and a hybrid TEG. The analyzed logic TEG are compound of inverter chains and allow to detect defects and process variations. Defects can also be localized in order to ease their analysis. The test macro-ceIl studied contains an "oscillating" SRAM memory array which is able to oscillate. The SRAM mode allows detecting and localizing of defects present on the memory array. In comparison with logic TEG, the probability to catch defects is more important thanks to the structure size. The oscillating mode allows, thanks to different interconnection configurations of memory cells, to characterize process variations. The last proposed structure is a hybrid TEG which consists of several ring oscillators with different layout configurations. A numeric bloc is also embedded, allowing to measure oscillating frequencies up to 1. 5GHz and to restitute them on a numeric output. An analysis method is then developed in order to retrieve values of parameters previously chosen as a function of oscilIating frequencies. Ln a fust time, the method is validated by simulation. Then, some wafers with the TEG embedded on are tested. The test shows tbat the learning performed by simulation has to be executed on silicon to obtain expected results.