Fiabilité du signal des circuits logiques combinatoires sous fautes simultanées multiples

par Denis Teixeira Franco

Thèse de doctorat en Électronique et communications

Sous la direction de Jean-François Naviner et de Lirida Alves de Barros Naviner.

Soutenue en 2008

à Paris, ENST .

mots clés

• Fiabilité
• Circuits logiques
• MOS complémentaires

Résumé

L'entrée de la technologie CMOS dans les dimensions nanométriques résulte de l'évolution prévue pour les circuits intégrés, d'après les feuilles de route établies selon la loi de Moore. Pourtant, la production des circuits nanométriques présente des défis de plus en plus critiques, liés à des limitations d'ordre physique, économique et technologique, et se traduisent en un changement du comportement des structures fortement intégrées et en une difficulté pour les fabriquer avec la précision nécessaire. La réduction prévue pour la fiabilité des composants intégrés obligera les concepteurs à l'implémentation des méthodes de tolérances aux fautes. Pour permettre l'application de ces méthodes d'une façon adaptée aux contraintes de conception des circuits nanométriques, l'estimation de la fiabilité des circuits logiques pendant les étapes initiales de projet est fondamental. Plusieurs méthodes ont été proposées dans la littérature pour l'estimation de la fiabilité, mais étant donnée la complexité de l'analyse, chaque méthode a des limitations d'application, comme la restriction à une seule faute, la restriction à une seule sortie, la restriction à un seul chemin logique ou la restriction à un sous-ensemble des entrées. Le présent travail a proposé deux méthodes d'estimation de la fiabilité "flexifles" dans le sens où elles permettent de jouer sur un compromis rapidité et précision. Cette flexibilité peut être utilisée de façon complémentaire tout au long de la conception. Ces méthodes prennent en compte l'occurrence de fautes multiples et sont alors adéquates pour l'étude des circuits nanométriques, plus susceptibles à ce type d'événement.

Titre traduit

Signal reliability of combinational logic circuits under multiple simultaneous faults

Résumé

Integrated circuits have known a constant evolution in the last decades, with increases in density and speed that followed the rates predicted by Moore's law. The continuous reduction in the dimensions of integrated circuits has raised some serious problems to the implementation of nanometric circuits. Many of these problems lead to a reduction in the yield and the reliability of CMOS devices. Known solutions are the use of fault-tolerant approaches, but these solutions lead to important overheads in terms of implementation area, propagation time and power consumption. Given the overheads associated with the traditional fault-tolerant approaches, other solutions based on partial fault tolerance and fault avoidance are also being considered. The choice of what reliability improvement method is better suited for a given application is not simple and a fast and accurate evaluation of circuit's reliability is fundamental. The current work proposes two new methods for reliability analysis, the first one based on a probabilistic binomial model and the second one based on signal probability propagation. The probabilistic binomial reliability analysis (PBR) method uses fault injection and functional simulation to determine an analytical model for the reliability of the circuit. The signal probability reliability analysis (SPR) uses a modified representation of signal probabilities to determine the cumulative effect of multiple simultaneous faults in the reliability of a circuit. To validate the proposed methods, the reliability analysis of several fault-tolerant and hardened arithmetic circuits are presented and the bounds of applicability of these approaches are determined.