Méthode d’optimisation en consommation de la hiérarchie mémoire pour les SoC

par Florian Marteil

Thèse de doctorat en Sciences pour l'ingénieur. Électronique

Sous la direction de Éric Martin.

Soutenue en 2007

à Lorient , en partenariat avec Laboratoire d'électronique des systèmes Temps réel (Lorient) (laboratoire) .

mots clés

• Synthèse de haut niveau
• Sdcfg
• Ordinateurs -- Mémoires
• Circuits intégrés -- Consommation d'énergie

Résumé

Les systèmes électroniques ont pour objectif de traiter des applications de plus en plus complexes. Leurs capacités de calculs augmentent significativement mais leurs performances générales se heurtent à une évolution bien plus faible des capacités de stockage de données. A mesure que le volume d'information manipulée augmente, ces différences forment un goulet d'étranglement et ont un impact en terme de temps d’exécution mais également de consommation. Il est donc important de gérer et d'optimiser les unités de mémorisation tout au long des phases de conception d'un système. Dans cette thèse, nous proposons une méthode ayant pour but la définition d'une hiérarchie mémoire optimisée et la distribution de données structurées pour les applications orientées traitement du signal et de l'image. Cette méthodologie, à forte granularité, s'intègre dans une stratégie globale de gestion de la mémorisation actuellement développée au laboratoire LESTER. Elle se place à haut niveau et les résultats obtenus pourront être mis à profit et raffinés, soit dans le cas d'une synthèse architecturale, soit dans le cas d'une compilation logicielle. Notre approche se présente en deux étapes distinctes et complémentaires. Dans un premier temps, l'application est modélisée sous la forme d'un graphe. Il va permettre une analyse des dépendances entre les données structurées et l'obtention de caractéristiques sur les transferts envisageables au sein de la hiérarchie à définir. Ensuite ces informations sont utilisées conjointement avec une librairie mémoire, des métriques (temps, consommation) ainsi qu’un solveur afin de proposer une hiérarchie optimisée et une distribution dynamique des données.

Titre traduit

Method for power and energy aware memory hierarchy definition

Résumé

Embedded systems have encountered a great development for the last number of years. But, while execution units keep getting faster and more efficient, memory technology doesn't really follow such improvements. The consequence of this performance gap between processor and memory is that memory has become the main bottleneck in terms of power consumption and access time. In this document we present a method to define an optimized memory hierarchy for Digital Signal Processing applications (DSP). It relies on a coarse grain analysis of the structured data manipulated by the application and it is part of the LESTER laboratory global strategy to design low power systems. Due to the high level of abstraction used, results can either be applied to hardware synthesis or software compilation. Our approach is based on two independent and complementary steps. First, a graphical representation is generated from the application; it brings out structured data dependencies. Analyzing this graph allows determining a set of possible data transfers amongst the future hierarchy. Then, the characteristics of these transfers, associated with a memory library, time and consumption metrics, and a solver tool are used to define the whole memory hierarchy as well as data movements to handle.