Formalisation des fautes de circuits numériques et vérification de la sûreté de fonctionnement des circuits numériques en présence de fautes

par Jérôme Rocheteau

Thèse de doctorat en Technologies de l'information et des systèmes

Sous la direction de Jean-Louis Boulanger.

Soutenue en 2007

à Compiègne .

mots clés

• Sûreté de fonctionnement
• Modélisation d'architectures
• Méthodes formelles
• Circuits numériques
• Fautes et défaillances
• Preuve de théorèmes
• Fiabilité
• Circuits électroniques
• Tolérance aux fautes (ingénierie)
• Temps entre défaillances, Analyse des
• Modèles mathématiques

Résumé

L'objectif de ce travail de thèse consiste à fournir une démarche formelle pour la vérification de circuits numériques conçus en sécurité, c'est-à-dire qui sont prévus pour gérer certaines de leurs défaillances. Par démarche formelle, nous entendons le fait de pouvoir associer une signification mathématique et précise aux comportements des circuits numériques tant en mode normal, en l'absence de défaillance, qu'en mode dégradé, en présence de défaillances. Le but de ce travail est de permettre de déterminer dans quel contexte de défaillances un circuit numérique est sûr de fonctionnement. Le travail réalisé consiste, dans un premier temps, à enrichir un langage de spécification et de description des circuits numériques afin d'exprimer que des fautes - c'est-à-dire les causes de leurs défaillances - s'appliquent dessus et comment elles modifient le comportement des circuits numériques. Le premier objectif de cette thèse correspond donc à la formalisation des fautes de circuits numériques. Le second objectif correspond à l'élaboration d'un processus de vérification des circuits numériques en présence de fautes. Plus précisément, il s'agit de vérifier si leurs comportements sont sûrs de fonctionnement. Cet objectif est atteint en étendant les techniques de vérification existantes pour les circuits numériques.

Titre traduit

Formalization of digital circuit faults for safety verification of digital circuits in the presence of faults

Résumé

The aim of this thesis is to provide a formal framework for safety properties verification of safety built-in digital circuits, i. E. That are planned to manage their failures. By formal approach, we mean the ability to associate a mathematical meaning and precise behaviour of digital circuits both in normal mode, without failures, and in degraded mode, with failures. The purpose of this work is to determine in which failure context a digital circuit behaves safely. The work consists, as a first step, to enrich a spécification and description language of digital circuits to express their faults - ie the causes of their failures that appear on them and how it modifies digital circuit behaviour. The thesis first goal therefore corresponds to the formalization of digital circuit faults. The second goal corresponds to the development of a verification process of digital circuits in the presence of faults. Specifically, it consists of verifying whether their behaviours are safe. This is achieved by extending existing verification techniques for digital circuits.