Étude, fabrication et caractérisation de transistors CMOS double grille planaires déca-nanométriques

par Julie Widiez

Thèse de doctorat en Micro et nano-électronique

Sous la direction de Mireille Mouis et de Maud Vinet.

Soutenue en 2005

à Grenoble INPG .

mots clés

Résumé

Les transistors MOSFETs sont les piliers de l'industrie des micro- et nano-technologies. Depuis plus de 40 ans, la réduction des dimensions du transistor a permis la croissance exponentielle de cette industrie. Cependant, aujourd'hui, le transistor MOS conventionnel sur substrat massif se heurte à des limitations physiques. Pour prolonger la vie du transistor MOS deux voies sont étudiées : l'introduction de nouveaux matériaux et de nouvelles architectures. L'architecture à plusieurs grilles est reconnue comme l'alternative la plus prometteuse pour atteindre les spécifications des derniers nœuds technologiques. Dans ce contexte, ce travail porte sur l'étude, la fabrication et la caractérisation de transistors double grille (DG) planaires de dimensions déca-nanométriques. Pour la première fois, nous avons démontré l'intégration de transistors DG planaires à grille métallique jusqu'à 10nm de longueur de grille. La fabrication des transistors DG planaires auto-alignés et non auto-alignés est détaillée. Une caractérisation électrique approfondie permet de montrer le fort potentiel de cette architecture en termes de contrôle électrostatique, de courant débité et de mobilité. La co-intégration avec des transistors simple grille facilite la comparaison. Par une étude du couplage électrostatique, nous démontrons que le désalignement des grilles a un impact négatif sur les caractéristiques sous le seuil des transistors. Finalement, une étude approfondie est portée sur la grille métallique en nitrure de titane TiN et en siliiure de tungstène WSix.

Titre traduit

Study, fabrication and characterization of planar double gate CMOS transistors in the deca-nanometer range

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Résumé

MOSFETs are the main elements of the micro and nano technology industry. During the last 40 years, the rapid cadence of the MOSFET scaling has allowed the exponential growth of this industry. Today, the classical bulk MOSFET show fundamental limits. Two avenues are pursuing to extend the MOSFET life: new materials and new transistor structures. The multiple gate architecture is one of the most promising solutions to extend CMOS down to the 22nm node. In this context, this work deals with the study, fabrication and characterization of planar double gate (DG) CMOS transistors in the deca-nanometer range. For the first time, we demonstrate the integration of planar DG transistors with metal gate until 10nm gate length. The non-self aligned and the self-aligned DG transistor fabrication is detailed. An in-depth electrical characterization shows the high potential of the DG architecture in terms of electrostatic control, on-state current and mobility. The co-integration with single gate transistors makes easy the comparison. Through a coupling study, we demonstrate that the gate misalignment has a negative impact on subthreshold characteristics. Finally, a study is axed on the metal gate, particularly in TiN and WSix.