Apport de la reconfiguration dynamique au traitement d'images embarqué : étude de cas : implantation du décodeur entropique de JPEG 2000

Contribution of dynamic reconfiguration to embedded image processing : case study, implementation of entropic decoder of JPEG 2000

• Auteur / Autrice : Sophie Bouchoux
• Direction : El-Bay Bourennane
• Type : Thèse de doctorat
• Discipline(s) : Instrumentation et informatique de l'image. Électronique et informatique
• Date : Soutenance en 2005
• Etablissement(s) : Dijon

Mots clés

Mots clés contrôlés

Reconfiguration (informatique)

JPEG (norme de codage d'images)

Électronique

Traitement d'images -- Techniques numériques

Résumé

L'apparition sur le march´e des FPGAs reprogrammables partiellement et rapidement a permis le d´eveloppement de nouvelles techniques comme la reconfiguration dynamique. Afin d'´etudier les apports de la reconfiguration dynamique par rapport `a la configuration statique, une carte ´electronique a ´et´e mise au point : la carte ARDOISE. Cette th`ese porte sur l'implantation de l'algorithme JPEG 2000, et plus particuli`erement du d´ecodeur entropique, sur cette architecture et sur l'´etude des performances ainsi obtenues. Pour effectuer une comparaison des r´esultats entre les deux m´ethodes, des crit`eres d'´evaluation portant sur les coˆuts, les performances et les rendements ont ´et´e d´efinis. Les implantations r´ealis´ees sont : implantation en reconfiguration dynamique partielle du d´ecodeur arithm´etique sur ARDOISE, implantation en configuration statique du d´ecodeur entropique sur un FPGA Xilinx et implantation en reconfiguration dynamique du d´ecodeur entropique sur ARDOISE.

The appearance on the market of partially and quickly reprogrammable FPGAs, led to the development of new techniques, like dynamic reconfiguration. In order to study improvement of dynamic reconfiguration in comparison with static configuration, an electronic board was developed : the ARDOISE board. This thesis relates to the implementation of JPEG 2000 algorithm, and particularly of the entropic decoder, on this architecture and to the study of the performances obtained. To carry out a comparison of the results between the two methods, some evaluation criteria relating to costs, performances and efficiencies were defined. Implementations carried out are : implementation in partial dynamic reconfiguration of the arithmetic decoder on ARDOISE, implementation in static configuration of the entropic decoder on a Xilinx FPGA and implementation in dynamic reconfiguration of the entropic decoder on ARDOISE.