Thèse soutenue

Etude des problèmes inverses pour l'équation de Sturn-Liouville à coefficients discontinus. Estimation du noyau de la résolvante près des seuils pour opérateur S-\nablaS où Sb S est une matrice
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Auteur / Autrice : Anton, Jorgen, Adel, Youssef Monsef
Direction : Yves Dermenjian
Type : Thèse de doctorat
Discipline(s) : Mathématiques appliquées
Date : Soutenance en 2004
Etablissement(s) : Aix-Marseille 1

Mots clés

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Mots clés contrôlés

Résumé

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Les mémoires non volatiles de type EEPROM sont de plus en plus sujettes à des problèmes de fiabilité dus essentiellement à la réduction des dimensions de la cellule mémoire. Cette réduction est imposée par un accroissement de la densité d'intégration au niveau de la matrice de cellules du plan mémoire. Il devient donc nécessaire de disposer d'outils permettant un diagnostic fiable et rapide des défauts affectant ces dispositifs. Dans ce contexte, l'objectif de cette thèse est de proposer une méthodologie de test, orientée diagnostic, de défauts spécifiques aux mémoires EEPROM. Cette méthodologie cible tout d'abord la cellule mémoire EEPROM isolée. L'approche utilisée se base sur l'obtention d'une équation mathématique qui permet d'évaluer l'impact des variations d'un ou de plusieurs des paramètres géométriques du transistor mémoire sur les signatures électriques de la cellule (tensions de seuil). Dans un deuxième temps, la mise en place d'une méthodologie de diagnostic qui vise la matrice de cellules mémoires EEPROM a pour objectif d'établir une corrélation entre des signatures électriques représentatives de défauts simulés et les signatures électriques obtenues sur silicium après la phase de test. Cette étude passe par une connaissance précise du processus de fabrication dans le but d'extraire une bibliothèque de fautes réalistes, basée sur étude du dessin de masques du circuit. Ces défauts sont modélisés puis pris en compte dans le circuit de simulation qui décrit un composant mémoire EEPROM élémentaire. Les résultats des deux études précédentes ont montré la nécessité de disposer de signatures électriques analogiques (tensions ou courants de seuil) représentatives de chaque cellule du plan mémoire. L'obtention de ces signatures électriques passe par l'intégration, au niveau du circuit mémoire, de structures embarquées qui permettent l'extraction des valeurs de seuil. Cela entraîne une modification du flot de test standard des mémoires EEPROM. Il en résulte une analyse plus efficace du comportement analogique de chaque cellule du plan mémoire (" bitmap analogique " et distributions en courant), permettant d'améliorer le processus de diagnostic de défauts. Ainsi, grâce à l'utilisation de ces dispositifs, il est possible de remonter rapidement à l'origine d'une défaillance responsable d'une baisse de rendement.