Contribution à l'étude des architectures systoliques pour les codes correcteurs d'erreurs

par Menouer Diab

Thèse de doctorat en Informatique

Sous la direction de Alain Poli.

Soutenue en 1992

à Toulouse 3 .

mots clés

• Corps finis
• Architecture des ordinateurs
• Codes correcteurs d'erreurs (théorie de l'information)

Résumé

Les domaines d'application des codes correcteurs d'erreurs vont de l'enregistrement d'information sur supports magnetiques, disques compacts, jusqu'a la transmission d'information par ordinateurs ou par satellites. L'une des caracteristiques des algorithmes de codage et de decodage, des codes reellement utilises, est qu'ils necessitent un nombre considerable d'operations de calcul dans des corps finis de caracteristique deux (i. E. Dont le cardinal est une puissance entiere de deux). Parmi les plus complexes, tant du point de vue temporelle que materielle, il y a l'operation somme-produit (un produit et une somme). Pour repondre au besoin de plus en plus croissant de transmettre ou d'enregistrer les informations avec une grande fiabilite, a des debits eleves, avec des contraintes severes sur le poids, l'encombrement et la consommation en energie electrique, une approche consiste a concevoir des circuits vlsi specialises pour le codage et le decodage. Les principaux resultats de cette these concernent la conception d'architectures systoliques pour l'operation somme-produit dans des corps finis de caracteristique deux, ainsi que pour le codage des codes cycliques. Les codeurs systoliques proposes sont ensuite adaptes au calcul des syndromes (calcul utilise dans certains decodeurs). Comparees aux multiplieurs et codeurs systoliques existants, ces architectures presentent une plus faible complexite temporelle et materielle. De plus, contrairement aux premiers, certaines des architectures proposees permettent de realiser simultanement, d'une maniere multiplexee dans le temps, plusieurs operations somme-produit ou de codage. Cette propriete est tres attractive pour la realisation de codeurs et de decodeurs pour les codes entrelaces (permettant de lutter contre les erreurs en paquet). A travers cette propriete, l'auteur propose une nouvelle approche pour ameliorer les performances d'un certain type d'architectures systoliques, qualifiees de periodiques. Comparees aux multiplieurs et codeurs vlsi proposes dans la litterature, les architectures systoliques developpees offrent l'avantage d'etre, independantes vis-a-vis des parametres, plus modulaires, plus regulieres, de permettre plus de traitements paralleles, d'eviter l'utilisation des connexions de retour et d'etre plus rapides

Titre traduit

Contribution to the study of systolic architectures for error correcting codes

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