Etude de l'impact des technologies d'intégration 3D dans les technologies CMOS avancées. Evaluation de la fiabilité pour les solutions de packaging haute performances.

par Thomas Frank

Projet de thèse en Nano electronique et nano technologies

Sous la direction de Lorena Anghel.

Thèses en préparation à Grenoble Alpes , dans le cadre de Electronique, Electrotechnique, Automatique, Traitement du Signal (EEATS) , en partenariat avec TIMA - Techniques de l'Informatique et de la Microélectronique pour l'Architecture des Ordinateurs (laboratoire) depuis le 01-11-2009 .


  • Résumé

    Dans le contexte de l'augmentation de densité d'intégration de matrices 3D - le circuit intégré (3D - IC) devient un solution technique majeure permettant de dépasser la loi de Moore. Cette technologie consiste à empiler au moins 2 puces/plaques en face à face et de les connecter grâce aux vias traversants (TSV – Through Silicon Via). Cette solution à l'avantage d'assembler des puces avec des fonctionnalités complémentaires (logique+analogique). L'intégration 3D, offre donc deux avantages : une réduction de la surface occupée, et un raccourcissement des interconnexions. Différents diamètres de via, épaisseur de silicium, facteur de forme seront étudiés, ceci afin de répondre aux différents besoins du design. D'ailleurs, les caractéristiques déterminent le choix de l'arrangement de l'intégration 3D pour optimiser l'exécution au coût inférieur. Cette étude inclura une pleine caractérisation de l'empilement (mesures mécaniques et électriques, caractérisation physique) afin de définir le point de compromis entre performance et fiabilité. En parallèle, des directives de règles de conception peuvent être extraites et employées dans un modèle 3D pour la prochaine génération de dispositif. Différents mécanismes de défaillance devront être vérifiés: L'électromigration, le stress voiding, la délamination… Ces tests seront appliqués sur des structures dédiées pour chacun des mécanismes. Ils permettront de mettre en avant le modèle de vieillissement associé et donc définir les conditions d'utilisation compatibles avec la durée de vie attendue du produit. En parallèle aux essais électriques, l'étude thermo-mécanique visera à prendre en compte l'impact de l'environnement sur ce type d'architecture : effet Joule, couplage sont autant d'effets dépendant du design final et de la densité d'intégration. L'étudiant conduira les essais en attendant consacrés et fusionnera les modèles d'extrapolation avec les résultats obtenus à partir de ces expériences. Dans le contexte d'un projet bilatéral (LETI/ST), LETI fournira les plaques de silicium. La caractérisation et les simulations seront tenues à STMicroelectronics.

  • Titre traduit

    Study of the impact of 3D integration in advanced CMOS technology. Evaluation of the reliability for high performance packaging.


  • Résumé

    In the context of die integration density increase, 3D – Integrated Circuit (3D – IC) becomes a new area to challenge on chip interconnect and packaging. This technology implicates to stack 2 (at least) dice face to face and contact them together with the help of Through Silicon Vias (TSV) architecture. This solution addresses at the same time circuit performances and functionality for a wide range of applications (RF platforms, imagers, MEMS sensors…). A large choice of TSV dimensions is forecasted to challenge the circuit design requirements. Number of strata in the stack, the thin Si thickness can be tuned versus the product definition. Moreover, the specifications determine the choice of 3D integration scheme to optimize performance at lower cost. This study will include a full characterization of the stack (mechanical and electrical measurements) in order to define a process compromise taking into account best in class performances and reliability. In parallel, design rules guidelines can be extracted and used in a 3D model for next device generation. Many reliability items will have to be checked: Electromigration, stress voiding, delamination…To address them, experiments will be leaded on different strategic key-architecture steps: TSV, RDL, Bump. The test equipments necessary to lead this study may be found in the company or within the settled LETI collaboration through standard electrical characterization probers. Results taken from IMG175/TSV qualification will give us a starting experiment baseline. Parasitic coupling between TSV and CMOS devices could be evaluated through TCAD and SPICE transient simulation. In parallel to electrical tests, mechanical study will be leaded to evaluate the impact of Si-Si bonding and TSV etching. The student will drive in the mean time dedicated tests and will merge the extrapolation models with the results obtained from these experiments. This multi-field subject will drive the competencies of different ST teams. In the context of a bilateral project (LETI/ST), LETI will furnish 1st silicon wafers. Characterization and simulations will be held mostly in ST Company.