Stratégies de conception pour le test statique des ADC SAR de haute performance

par Renato Silveira Feitoza

Projet de thèse en Nano electronique et nano technologies

Sous la direction de Manuel Barragan et de Salvador Mir.

Thèses en préparation à Grenoble Alpes , dans le cadre de École doctorale électronique, électrotechnique, automatique, traitement du signal (Grenoble) , en partenariat avec Techniques de l'Informatique et de la Microélectronique pour l'Architecture des systèmes intégrés (laboratoire) et de Groupe microsystèmes (equipe de recherche) depuis le 02-10-2017 .


  • Résumé

    Les capacités d'intégration offertes par les technologies CMOS actuelles à l'échelle nanométrique permettent la fabrication de systèmes mixtes complets et très complexes sur une seule puce. Cependant, les processus de fabrication sont sujets à des imperfections qui peuvent dégrader la fonctionnalité prévue des circuits fabriqués. Des tests de production sont nécessaires pour séparer les puces défectueuses ou peu fiables des puces fonctionnels corrects. Malheureusement, la co-intégration de blocs de nature très distincte (analogique, signal mixte, numérique, RF...) et l'accès limité aux noeuds internes d'un système intégré rend le test de ces appareils très difficile et coûteux. De nos jours, l'essai des fonctions analogiques, mixtes et radiofréquence (RF) des circuits intégrés entraîne un coût élevé qui peut représenter jusqu' à 50 % du coût total de fabrication. Le coût des tests devrait augmenter au cours des prochaines années. Par conséquent, la réduction du coût des tests est un domaine d'intérêt et d'innovation pour l'industrie des semi-conducteurs. Cette thèse envisage le développement de nouvelles techniques de test de linéarité statique à code réduit pour le test intégré de convertisseurs analogique-numérique (ADC) haute performance. Le test de linéarité statique à code réduit est basé sur le fonctionnement répétitif de certaines architectures d'ADC (p. ex., pipeline, SAR, algorithmique, etc.) pour déduire la fonction de transfert statique complète de linéarité du convertisseur en ne mesurant qu'un ensemble réduit de codes de sortie. De l'autre côté, le test intégré consiste à migrer certains des instruments de test dans le circuit intégré, afin de faciliter et d'accélérer les tests. Plus précisément, l'objectif de cette thèse est le développement de nouvelles techniques de test de linéarité pour les ADC d'approximation successive (SAR) qui pourraient permettre de définir un BIST efficace de linéarité statique pour ce type de convertisseurs. L'activation du BIST permet non seulement d'accélérer et de réduire le coût des tests, mais aussi d'accroître la fiabilité du circuit pendant sa durée de vie. Par exemple, le test intégré peut permettre des tests en ligne, l'auto-calibrage et le fonctionnement adaptatif dans des applications critiques.

  • Titre traduit

    Design-for-test strategies for built-in static test of high-performance SAR ADCs


  • Résumé

    The integration capabilities offered by current nanoscale CMOS technologies enable the fabrication of complete and very complex mixed-signal systems on a single die. However, manufacturing processes are prone to imperfections that may degrade the intended functionality of the fabricated circuits. Extensive production tests are needed in order to separate defective or unreliable parts from functionally correct devices. Unfortunately, the co-integration of blocks of very distinct nature (analog, mixed- signal, digital, RF ...) as well as the limited access to internal nodes in an integrated system make the test of these devices a very challenging and costly task. Nowadays, testing the analog, mixed-signal, and radio-frequency (RF) functions of ICs results in a high cost that may amount up to 50% of the overall manufacturing cost. The test cost is expected to rise in the coming years as ICs include ever more functionality and as we move to smaller technology nodes for which process variations and defect density become more prevalent. Therefore, reducing the cost of testing for analog, mixed-signal, and RF circuits is an area of focus and innovation for the semiconductor industry. This thesis envisages the development of novel reduced-code static linearity test techniques for built-in test of high-performance Analog-to-Digital converters (ADCs). Reduced-code static linearity test takes advantage of the repetitive operation of some ADC architectures (e.g., pipeline, SARs, algorithmic, etc.) to infer the complete static linearity transfer function of the converter by measuring only a reduced set of output codes. On the other hand, built-in test consists of migrating some of the test instruments into the IC, in order to facilitate and speed-up testing. Specifically, the goal of this thesis is the development of novel reduced code linearity test techniques for Successive-Approximation-Register (SAR) ADCs that may enable the definition of an efficient static linearity BIST for this type of converters. Enabling BIST not only speeds-up and reduces the cost of testing, but it also opens the door to enhanced reliability during the lifetime of the circuit. For example, built-in test may enable on-line test, self-healing, self-calibration and adaptive operation in safety-critical and mission-critical applications.