Etude des phénomènes de décharge électrostatique (ESD) de type modèle de composant chargé (CDM) dans les circuits intégrés en partant du composant élémentaire jusqu'au boitier : Mécanismes de casse, stratégies de protection and outils prédictifs

par Chloé Troussier

Projet de thèse en Nano electronique et nano technologies

Sous la direction de Emmanuel Simeu et de Jean-Daniel Arnould.

Thèses en préparation à Grenoble Alpes , dans le cadre de Electronique, Electrotechnique, Automatique, Traitement du Signal (EEATS) , en partenariat avec Techniques de l'Informatique et de la Microélectronique pour l'Architecture des systèmes intégrés (laboratoire) depuis le 19-11-2018 .


  • Résumé

    La performance ESD/CDM est un point clé chez ST Microelectronics pour assurer un haut niveau de fiabilité/rendement durant la production en masse. Aujourd'hui, les objectifs de tenue des circuits intégrés face aux stresses CDM (Charged Device Model) deviennent de plus en plus difficile à atteindre du fait de la réduction de la taille des composants de base, des contraintes du procédé de fabrication, des nouvelles techniques de mise en boitier (boitier proche silicium) ainsi que des contraintes de conception de circuit haute fréquence. Cependant, les performances de robustesse face au stresses CDM doivent répondre au cahier des charges du client. L'objectif de cette thèse est une étude large et approfondie des mécanismes de casse, le développement de modèles prédictifs de casse, la mise en place ou l'amélioration de stratégies de protection contre les évènements CDM en tenant compte des nouvelles contraintes émergeantes.

  • Titre traduit

    Study of ESD/CDM stresses phenomena from elementary charged devices to package discharge: failure mechanism, protection strategy and predictive tools


  • Résumé

    Before we put a new device /product into mass production, we should test it to know how sensitive it is to Electro Static Discharge (ESD) and particularly regarding Charging Device Model (CDM) stresses. It is necessary to guarantee an ESD CDM robustness of a product to achieve a good production / customer handling yield. The official ST CDM target is about 500V/11A for a long time but this specification is becoming harder and harder to achieve due to technology and process constraints because of: - Wafer-level packaging - Technology shrink - Increasing Product size - RF/CDM trade-off on RF pins… In this context, the aims of this thesis are: - State of the art regarding CDM scientific community knowledge - Charges migration during CDM phenomenon understanding in a whole chip - Understanding on devices failure mechanisms in BULK and FDSOI technology during CDM events. - Studying the design of a CDM reference testchip to qualify our solution - Elaborating /validating a set of CDM robust design rules. - Elaborating /validating a set of CDM protections and strategies adapted to sensitive context as RADAR for example. - Investigation on CDM Simulation tool or algorithms at package level (package + die)