Flot de conception de circuit asynchrone pour du calcul événementielle en FDSOI

par Yoan Decoudu

Projet de thèse en Nano electronique et nano technologies

Sous la direction de Laurent Fesquet et de Katell Morin-allory.

Thèses en préparation à Grenoble Alpes , dans le cadre de Electronique, Electrotechnique, Automatique, Traitement du Signal (EEATS) , en partenariat avec Techniques de l'Informatique et de la Microélectronique pour l'Architecture des systèmes intégrés (laboratoire) depuis le 01-10-2018 .


  • Résumé

    Ans le cadre du projet OCEAN12, cette thèse travaille sur un flot de conception automatique de circuit asynchrone pour des applications basse tension capable de prendre en compte les caractéristiques du FDSOI et de l'approche événementielle. En effet, la plupart des circuits numériques sont synchrones amenant une puissance dynamique consommée supplémentaire. Ceci est à l'heure actuelle atténué par des techniques comme le clock-gating, le DVFS (Dynamic Voltage and Frequency Scaling) and maintenant par la tension de body bias en FDSOI. Pour aller plus loin dans la réduction de consommation, la logique asynchrone utilisant la tension de body bias en grain fin est une approche intéressante. Un premier pas a déjà été réalisé dans cette direction grâce un précédent projet. Néanmoins, implémenter un circuit asynchrone avec des techniques de gestion de body bias à grain fin n'est pas une tâche facile et requière des stratégies et heuristiques dédiées. Pour automatiser un tel flot de conception, le circuit doit être modélisé, vérifié and synthétisé dans un cadre général comprenant l'approche événementielle et les éléments de la technologie FDSOI.

  • Titre traduit

    An asynchronous Design Flow for Event-Based Processing in FDSOI Technologies


  • Résumé

    In the framework of the OCEAN12 project, this PhD work on an automated asynchronous design flow for low-power applications able to take into account the FDSOI biasing characteristics and the event-based processing approach. Indeed, most of the digital circuits are synchronous leading to extra dynamic power consumption. This is currently mitigated by techniques such as clock-gating, DVFS (Dynamic Voltage and Frequency Scaling) and, now with body biasing in FDSOI. To go further in reducing power, asynchronous logic performing a fine-grain body biasing is an interesting approach. A first step has already been done in this direction thanks to a previous project. Nevertheless, implementing an asynchronous circuit with fine-grain body-biasing techniques is not an easy task and requires dedicated strategies and heuristics. In order to automate a such flow, the design has to be modeled, verified and synthesized in a general framework integrating the event-based approach and the FDSOI features.