Etude de l'impact d'une technologie silicium CMOS Fully Depleted SOI sur le bruit de phase des oscillateurs intégrés

par Ayoub Ait Ihda

Projet de thèse en Electronique

Sous la direction de Yann Deval et de Hervé Lapuyade.

Thèses en préparation à Bordeaux , dans le cadre de Sciences Physiques et de l'Ingénieur , en partenariat avec Laboratoire de l'intégration du matériau au système (Talence, Gironde) (laboratoire) et de CAS - Circuits et systèmes (equipe de recherche) depuis le 15-10-2018 .


  • Résumé

    Le travail de thèse consiste à étudier les effets aussi bien bénéfiques que néfastes de l'utilisation d'une technologie d'intégration silicium de type CMOS à déplétion complète sur substrat isolant (Fully Depleted Silicon On Insulator – FD-SOI) pour la réalisation d'un oscillateur sinusoïdal (de type LC) contrôlé en tension. En particulier l'utilisation de la grille arrière, spécificité de ce type de technologie en terme de profondeur de l'effet observé sur les variations de la tension de seuil, sera étudié et quantifié. Au besoin ceci sera fait à l'aide de démonstrateurs expérimentaux permettant de valider le modèle numérique implanté dans le simulateur et notamment celui de la grille arrière dans les domaines de fréquence d'intérêt pour les applications spatiales que nous visons dans un premier temps, localisée aux alentours de 12GHz, avec possibilité d'extension à 20 à 30GHz. Par la suite une topologie originale d'oscillateur contrôlé sera développée qui tiendra compte des enseignements acquis à l'étape précédente. Une attention particulière sera portée à la polarisation de la grille arrière pour réduire le bruit de phase au maximum en fonction de la polarisation (composante statique) du transistor formant le cœur de l'oscillateur, et d'un éventuel dispositif automatique de contrôle de cette polarisation de grille pour optimiser conjointement la puissance consommée et le bruit de phase de proximité. Ce dispositif pourra être appliqué au travers d'une boucle d'asservissement (PLL) si cela s'avère nécessaire.

  • Titre traduit

    Study of the impact of Fully Depleted SOI technology on the phase noise of integrated oscillators


  • Résumé

    The thesis studies the beneficial as well as the harmful effects of the use of a fully depleted silicon on insulator (FD-SOI) integration technology to make a sinusoidal voltage-controlled oscillator (LC type). The use of the back gate, specificity of this type of technology in terms of effect observed on the variations of the threshold voltage, will be studied and quantified. If necessary this will be done using experimental demonstrators to validate the numerical model implemented in the simulator, specially the one of the back-gate in the frequency domains of interest for space applications that we aim at first, localized around 12GHz, with the possibility of extension to 20 to 30GHz. Subsequently, an original voltage-controlled oscillator topology will be developed based on the studies in the previous step. A particular attention will be paid to the body biasing to reduce the maximum phase noise as a function of the biasing (static component) of the transistor that constitute the heart of the oscillator, and of a potential control loop of this body biasing to optimize the power consumed and the phase noise. This device can be implemented through a PLL if necessary.