Modélisation et simulation du phénomène de bits collés

par Hoang Nguyen

Projet de thèse en Électronique

Sous la direction de Frédéric Wrobel et de Alain Michez.

Thèses en préparation à Montpellier , dans le cadre de I2S - Information, Structures, Systèmes , en partenariat avec IES - Institut d'Electronique et des Systèmes (laboratoire) et de Département Systèmes d'Energie, Fiabilité et Radiations (equipe de recherche) depuis le 01-12-2017 .


  • Résumé

    Un SEU (Single Bit Upset) se définit comme le changement d'état issu de l'impact d'une particule énergétique au niveau d'une cellule sensible. Ce phénomène se produit notamment sur les composants électroniques tels que les mémoires, les FPGA ou les microprocesseurs. Des retours d'expériences en vol (CNES) sur des composants mémoires montrent une occurrence de SEU prédominante à une adresse spécifique. Ainsi, des SEU vont être détectés à une adresse donnée de manière répétitive avec un taux d'occurrence augmentant avec le temps. Dans une thèse précédente (2013-2016) financée par une bourse du ministère et accompagnée par une étude R&T CNES partagée avec TRAD, le laboratoire RADIAC de l'Université de Montpellier a étudié ce phénomène dit de cellule fragilisée (ou bit collé par intermittence). Les travaux menés en partenariat avec TRAD et CNES ont pu montrer que ce phénomène était reproductible au sol, sous faisceaux de particules. Ceci a, en particulier, permis d'étudier l'effet d'une irradiation sur le temps de rétention des points mémoire d'une SDRAM simultanément avec un test de fonctionnalité. A l'issue de cette thèse, une explication physique à la chute du temps de rétention a pu être formulée qui explique le phénomène de bit collé par intermittence. Le travail de thèse que nous proposons maintenant est de s'approprier la modélisation existante, de l'améliorer et l'implémenter dans un code de simulation TCAD tel qu'ECORCE développé dans le laboratoire de l'Université de Montpellier, de façon à aborder qualitativement et quantitativement le phénomène en question. Le but est de pouvoir déterminer les paramètres indispensables à un outil de prédiction du taux de bits collés par intermittence dans un environnement radiatif donné.

  • Titre traduit

    Modeling and simulation of the phenomenon intermittent stuck bits


  • Résumé

    SEU (Single Event Upset) is defined as a change in logic state due to an energetic particle hitting on a sensitive cell. This phenomenon mainly occurs in electronic devices such as memories, FPGAs or microprocessors. In-flight CNES observations on memory devices have shown specific SEU occurrences on some given addresses: SEU were repetitively detected at a specific address leading to an SEU error rate increasing with time. A previous PhD (2013-2016) was funded by the French Ministry of scientific research and accompanied by a CNES R&D study shared with TRAD Company. In the frame of the PhD, the RADIAC laboratory at Montpellier University has studied this phenomenon, named weakened cell (or intermittent stuck bit - ISB). This work, performed in partnership with TRAD and CNES has shown that it is possible to reproduce ISB at ground level with accelerated particle beams. It has also allowed studying the impact of an irradiation on the data retention time of SDRAM memory points at the same time than a functional test. At the end of this PhD, a physical explanation of the data retention time decrease has been proposed that can explain the ISB phenomenon. The work to be performed in the new PhD consists to assimilate the existing modelling, improve it and implement it in a TCAD simulation code such as ECORCE developed at RADIAC laboratory. This will be done with a view to study qualitatively and quantitatively the given phenomenon. The main objective is to provide a list of the parameters that are mandatory to predict ISB error rates in a given radiative environment.