Conception et modélisation d'un générateur de fréquences millimétriques par multiplication à grand facteur-N intégrant un circuit de détection de verrouillage pour la calibration automatique de fonctionnalité et performances

par Abdessamad Boulmirat

Thèse de doctorat en Optique et radiofrequences

Sous la direction de José Luis Gonzalez jimenez.

Thèses en préparation à l'Université Grenoble Alpes , dans le cadre de École doctorale électronique, électrotechnique, automatique, traitement du signal (Grenoble) , en partenariat avec CEA/LETI (laboratoire) .


  • Résumé

    Ces dernières années, le marché des systèmes de transmissions sans fils et très haut débit est en expansion rapide, porté notamment par l'électronique grande consommation et des ambitions d'un monde connecté de bout-en-bout (plus connues sous la nomination « Internet of Everything »). Pour suivre cette croissance et adresser les exigences en débit d'échanges d'informations (dizaines voire des centaines de Gigabits par secondes), les fréquences millimétriques sont très bien placées avec des bandes très larges (dizaines de GHz). Pour concevoir des architectures d'émission réception à ces gammes de fréquences mmW plusieurs défis et limitations doivent être adressées, notamment le bruit de phase élevé des oscillateurs locaux (OL) à très haut fréquences. En effet, le bruit de phase limite l'efficacité spectrale des modulations adressables par le système d'émission-réception et donc le débit. Afin de limiter l'augmentation du bruit de phase des oscillateurs en montant en fréquence, l'utilisation de multiplicateurs de fréquence semble prometteur comparé aux techniques de synthèse classique par PLL. De plus, l'utilisation d'un facteur de multiplication élevé permet d'utiliser une référence de fréquence (en basse fréquences : de l'ordre du GHz) avec une meilleure pureté spectrale (grâce au grand facteur de qualité) et permet donc d'obtenir un bruit de phase très bas en sortie du multiplicateur. Une architecture de synthèse de fréquence par multiplication basée sur la génération d'oscillations pulsés et le verrouillage harmonique permet d'atteindre des facteurs de multiplication de plus de 30 est proposée dans la littérature. Pourtant, cette architecture de génération de fréquences est complexe et les signaux impliqués dans la synthèse sont fortement non-linéaires et présentent un défi de modélisation encore non-adressé dans ce contexte. De plus, ce multiplicateur utilise des oscillateurs verrouillés par injection (« injection locked oscillators » ou ILO) dont la fonctionnalité et les performances spectrales ne sont pas toujours assurées (à cause des variations PVT notamment). Fort de ce contexte et afin de comprendre et optimiser les performances de ce type d'architectures, deux contributions majeures sont proposées dans ce travail : • Propositions des modèles analytiques comportementaux des signaux mis en jeux et de leurs propriétés spectrales (bruit de phase et jitter intégré) en fonction des paramètres du circuit (fréquences libres des oscillateurs, rapport cyclique du signal de référence… etc.). En plus d'optimiser le dimensionnement du circuit en phase de conception, ces modèles permettent d'identifier les paramètres clés contrôlant la fonctionnalité et les performances du circuit. Des méthodologies de calibration du circuit sont ainsi proposées. • La conception d'un détecteur de verrouillage intégré dans le multiplicateur de fréquence permettant de détecter l'état de fonctionnalité du circuit et déterminer par conséquent les zones de fonctionnement optimales pour des fins de calibration. Les modèles analytiques sont validés par les résultats de mesures d'un prototype du multiplicateur de fréquence fonctionnant à 60-GHz fabriqué dans le cadre de cette thèse en technologie CMOS 45RFSOI. Grâce au méthodologies construites de la phase de modélisation, le circuit a atteint un bruit de phase et un jitter intégré compétitifs à l'état de l'art. Par ailleurs, le circuit de détection de verrouillage (DV) intégré dans le circuit de multiplication et basée sur une technique innovante à basse consommation, a permis d'identifier les états de l'oscillateur en fonction des paramètres du circuit. Cela a permis ensuite d'effectuer une preuve de concept de la calibration automatique de la fonctionnalité et du jitter intégré de l'oscillateur à 60-GHz.

  • Titre traduit

    Design and Modeling of a High-Order-N Multiplication-Based Millimeter-Waves Frequency Synthesizer with an Integrated Lock Detector for Performance and Functionality Calibration


  • Résumé

    This work is a part of the design of high-speed wireless transceivers for future communication networks (ex: Beyond 5G, 6G). Due to the limitation of sub-10GHz bands and overuse causing interferences, millimeter-waves (mmW: from 30GHz to 300GHz) have offered new underused ground to meet this growing demand on large bandwidths required to achieve high throughput. The use of high-order modulation schemes (256QAM, 64QAM, 16QAM…) along with channel bonding at these mmW bands can enable high-data rates reaching hundreds of Gbits/s. However, to address complex modulations in millimeter-wave bands, very low Phase Noise (PhN) oscillators are necessary. However, PhN increases drastically when increasing the operating frequency of the LO and therefore limits the front-end systems to low order modulations with limited data-rate. Multiplication-based frequency synthesizers have been shown to provide better PhN at the mmW when compared to classical PLL-based techniques. Also, the smaller the frequency reference (better spectral purity thanks to high quality factors) along with large multiplication ratios, the greater the spectral purity of the generated mmW frequency references. A possible implementation of high-order-N frequency multiplication is based on Pulsed-Injection Locking Oscillator. This technique achieves multiplication factors of the order of 30 compared to so-called "n-push" or harmonic distortion techniques which are limited to much smaller multiplication factors (less than 10). Nevertheless, understanding and modeling of these type of architectures remain a challenge due to the highly nonlinear behavior of signals involved. Furthermore, the use of injection locked oscillators (ILOs) exhibit, if not functionality issues, poor performances that need to be optimized. To take advantage of this high-order-N multiplication technique, accurate understanding and modelling of phase noise through the frequency multiplier chain is required. For this aim, two main contributions are achieved in this work: • Complete behavioral models of waveforms and associated PhN figures involved in the multiplication process is proposed. This allows system and circuit level designers to optimize the overall PhN and RMS jitter of the output signal reference during the design process. Besides, on the scope of real time calibration and optimization processes, the proposed behavioral models allowed to determine the oscillator key parameters that directly control the LO performances. • Design in CMOS advanced technology of an integrated low-power and low-area functionality detector into the frequency synthesizer operating at 60GHz-band. This circuit allow to detect the oscillator state (or functionality: locked or not) when changing the circuit parameters. The analytical expressions are validated with measurements of a multiplication-based LO operating at the 60GHz-band designed for this purpose in 45RFSOI CMOS technology. The models allowed better understanding of such architectures. State of the art phase noise and integrated jitter are performed. The low power lock detector (LD) allowed, during measurements, to determine the optimum operation zones of the oscillator. Additionally, using LD results, allowed to implement a proof of concept of real time calibration and optimization with an external loop (not integrated). The performed calibration scenario is inspired from the flows and methodologies constructed from the proposed analytical models.