Etude et intégration de systèmes neuro-morphiques ultra basse consommation en technologie FD SOI

par Thomas Bedecarrats

Projet de thèse en Nano electronique et nano technologies

Sous la direction de Philippe Galy et de Sorin Cristoloveanu.

Thèses en préparation à Grenoble Alpes , dans le cadre de Electronique, Electrotechnique, Automatique, Traitement du Signal (EEATS) , en partenariat avec Institut de Microélectronique, Electromagnétisme et Photonique - Laboratoire d'hyperfréquences et de caractérisation (laboratoire) et de COMPOSANTS CMOS AVANCES SILICIUM ET SOI (equipe de recherche) depuis le 04-04-2016 .


  • Résumé

    Dans le cadre du traitement massif de données la solution « machine Von Neumann » associée à la logique combinatoire et séquentielle est largement usitée de nos jours. Aujourd'hui, quelques 8 milliard de transistors se trouvent intégrés au sein d'un même circuit intégré afin de traiter l'information numérique suivant des algorithmes dédiés à l'application. Certaines limites notoires apparaissent tels que la consommation d'énergie, le routage et la programmation adaptative. Une solution alternative élégante est de traiter l'information et l'apprentissage via l'approche neuro-morphique. Ceci consiste à « mimer » le fonctionnement du cerveau par intégration de fonctions neuronales et synaptiques. Il existe d'ores et déjà de nombreux travaux et études sur le sujet qui montrent tout le bien fondé de ces approches. Toutefois, à ce jour, l'intégration d'un neurone formel nécessite quelques 10 transistors ce qui complique grandement l'intégration à forte densité. Il en est de même pour les « spiking neurons ». Egalement, la connexion synaptique a des éléments de réponse non réellement éprouvés sur applications. Sur la base de la technologie CMOS avancée FD SOI de ST Microelectronics et de par la première démonstration d'un transistor très basse consommation neurone formel en 28 nm, il est proposé dans le cadre de cette thèse de : - Consolider ce premier démonstrateur par simulation physique 3D TCAD - Elaborer des neurones impulsionnels suivant la même approche - De proposer des solutions d'intégration avec fonction synaptique - D'étudier un réseau neuronal multi couches - Concevoir la phase d'apprentissage et extension - De faire les simulations et de proposer un démonstrateur silicium Le doctorant sera basé sur le centre de recherche de Crolles ST Microélectronics et en interaction avec l'IMEP-LaHC et le CEA-LETI. Un travail bibliographique sera nécessaire pour démarrer ces travaux de recherche et développement.

  • Titre traduit

    Study and integration of ultra low power neuromorphic systems in FD SOI technology


  • Résumé

    In the massive data treatment context, the “Von Neumann machine” solution associated with combinatorial and sequential logic are nowadays mainly used. Today, nearly 8 billion transistors are integrated in a single chip in order to treat digital information according to application dedicated algorithms. Some well-known limits appear as power consumption, routing and adaptive programing. An elegant alternative solution is to treat information and learning through the neuromorphic approach. It consists in mimicking the brain operation by neural and synaptic functions integration. There already is several works and studies about this subject that shows the validity of these approaches. However, to date, a formal neuron integration requires nearly 10 transistors which sorely complicates the high density integration. The same goes for the “spiking neurons”. Furthermore, the synaptic connexion includes response elements not really experienced on applications. On the FD SOI advanced CMOS technology from ST Microelectronics and from a first low power 28nm single transistor formal neuron demonstrator, this thesis framework propose : - To consolidate the first demonstrator by physical 3D TCAD simulations. - To elaborate spiking neurons through the same approach. - To propose integration solution with synaptic functions. - To study a multilayer neural network. - To design the learning phase - To perform simulation and to propose et silicon demonstrator. The phd student will be based on the ST Microelectronics Crolles research centre, in interaction with the IMEP-LaHC and the CEA-LETI. A bibliographic work will be necessary to begin the research and development tasks.