Vérification fonctionnelle des mécanismes de tolérance aux pannes dans les dispositifs logiques programmables pour les applications aérospatiales

par Fábio Batagin Armelin

Projet de thèse en Réseaux, information et communications

Sous la direction de Lirida Naviner.

Thèses en préparation à Paris Saclay en cotutelle avec l'Instituto Tecnológico de Aeronáutica , dans le cadre de Sciences et Technologies de l'Information et de la Communication , en partenariat avec Laboratoire de Traitement et Communication de l'Information (laboratoire) , SEN-LabSoc : Electronique des Systèmes Numériques Complexes (equipe de recherche) et de Télécom ParisTech (établissement de préparation de la thèse) depuis le 04-01-2016 .


  • Résumé

    La mise en œuvre de mécanismes de tolérance aux fautes met en exergue l'importance du processus de vérification. Il existe plusieurs techniques pour la vérification de ces mécanismes, avec différents avantages/inconvénients en fonction du domaine d'application ciblé. Dans ce contexte, nous proposons le développement d'un approche nouvelle pour la vérification fonctionnelle de mécanismes de tolérance aux fautes mis en œuvre sur des FPGA et visant les applications aérospatiales. L'idée centrale est réaliser cette vérification très fine, basée sur l'injection de fautes au niveau de simulation porte logique. Cela nous permettra de combiner judicieusement observabilité et contrôlabilité, grâce à l'accès simplifié aux noeuds internes du circuit. Les fautes injectées seront représentatives des effets d'ionisation dans les circuits FPGA, étant donnée leur importance dans le domaine des applications aérospatiales. L'approche proposée constitue un cas particulier de la vérification fonctionnelle avec focus dans les mécanismes de tolérance aux fautes. Néanmoins, elle sera structurée de manière à permettre son application pour la vérification d'un système logique programmable complet.

  • Titre traduit

    Functional verification of fault tolerance mechanisms in programmable logic devices for aerospace applications


  • Résumé

    The use of the fault tolerance mechanisms imposes a challenge to the verification process since it requires the stimulation of functions only used when a fault occurs. There are many techniques intended to check these mechanisms, each of them with advantages and drawbacks, depending on the application. In this scenario, we propose a different approach for functional verification of fault tolerance mechanisms implemented in programmable logic devices used for aerospace applications. The central idea is to perform functional verification of these mechanisms by fault injection in the gate-level simulation. This way, we can verify the hardware description as close as possible to the real hardware, with the availability of the simulation resources. Therefore, we can combine the gain of controllability with the gain of observability that we obtain through the use of circuit assertions. We increase the controllability due to the simple access to the internal signals during the simulation of hardware descriptions. By using the circuit assertions, we can verify a given functionality as soon as they act, with no need to wait for its effects in the device interfaces, therefore improving the observability. The injected faults will be representative of the effects caused by ionizing radiation in the programmable logic device cells since it is of paramount importance for aerospace applications. The approach that we propose is a particular case of functional verification, focusing on fault tolerance mechanisms. Nevertheless, it will be structured in such a way that we can apply it to the verification of an entire programmable logic device or equipment.