Fabrication et caractérisation de transistor réalisée à basse température

par Jessy Micout

Projet de thèse en Nano electronique et nano technologies

Sous la direction de Gérard Ghibaudo et de Perrine Batude.

Thèses en préparation à Grenoble Alpes , dans le cadre de Electronique, Electrotechnique, Automatique, Traitement du Signal (EEATS) , en partenariat avec CEA/LETI (laboratoire) depuis le 01-10-2015 .


  • Résumé

    La réduction des dimensions des dispositifs MOSFET devient de plus en plus complexe a réaliser, et les nouvelles technologies MOSFET se confrontent à de fortes difficultés. Pour surmonter ce problème, une nouvelle technique, appelée intégration 3D VLSI, est étudiée : remplacer la structure plane conventionnelle par un empilement vertical de MOSFET. Cette technique permet d'obtenir une meilleure performance comparée à des transistors de même dimension. La fabrication d'un tel transistor apporte une nouvelle contrainte, celle de fabriquer le transistor du dessus avec un budget thermique faible (inférieur à 500°C), afin de préserver les performances du transistor d'en dessous. Puisque ce budget thermique est principalement influencé par l'activation des dopants, plusieurs techniques innovatrices sont actuellement investiguées au CEA-LETI, afin de fabriquer le drain et la source, comme la recristallisation en phase solide, l'implantation d'ions chauds, le recuit par laser nanoseconde ou l'épitaxie par dopage in situ. Ces techniques entraînent des caractéristiques des jonctions source et drain différentes, qui induisent une forte variation de la caractérisation électrique du transistor, modifiant ainsi la résistance d'accès et la mobilité des électrons. La relation entre les jonctions source et drain et les caractéristiques électriques est complexe et reste encore incomprise. L'objectif de cette thèse est donc d'optimiser le procédé des jonctions source et drain d'un MOSFET avec la contrainte d'un faible budget thermique en développant de nouvelles techniques de caractérisations électriques.

  • Titre traduit

    Fabrication and Characterisation of low temperature transistors


  • Résumé

    The down scaling of MOSFET device is becoming harder and the development of future generation of MOSFET technology is facing some strong difficulties. To overcome this problem, the vertical stacking of MOSFET in replacement of the conventional planar structure is currently strongly investigated. This technic, called 3D VLSI integration, attracts a lot of attention, in research and in the industry. Indeed, this sequential stacking of transistor enables to gain in density and performance without reducing transistors dimensions. However, the challenge of this integration is to process the top transistor with a limited thermal budget (≤500°C)in order to preserve the bottom FET performance. This low thermal budget technology is clearly challenging. As most of the thermal budget is due to the dopant activation, several innovative techniques are currently investigated in CEA-LETI to replace the conventional thermal activation with different technics to form the MOSFET source and drain. Example of such technics are the Solid Phase Recristallization (SPE), the heated implantation, the nanosecond laser anneal or the in situ doped epitaxy. These techniques lead to source and drain junctions with various characteristics in term of abruptness, junction position, defect types and concentrations. The variations of these parameters induce strong variations on the electrical characteristics of the transistor, leading generally to strong access resistance and mobility modifications. The relation between the quality of the source/drain junctions and the electrical characteristics of the MOSFET is complex and not fully understood yet. The goal of this PhD is hence to optimize the process of source drain junctions of low thermal budget MOSFET (with different architectures like FDSOI, TriGate and FinFET) by developing new electrical characterization technics suitable for this task.