Conception, Simulation Parallèle et Implémentation de réseaux sur puce hautes performances tolérants aux fautes

par Mohamed el amir Charif

Projet de thèse en Nano electronique et nano technologies

Sous la direction de Michael Nicolaïdis et de Nacer-Eddine Zeirgainoh.

Thèses en préparation à Grenoble Alpes , dans le cadre de Electronique, Electrotechnique, Automatique, Traitement du Signal (EEATS) , en partenariat avec Techniques de l'Informatique et de la Microélectronique pour l'Architecture des systèmes intégrés (laboratoire) depuis le 01-10-2014 .


  • Résumé

    Grâce à une réduction considérable dans les dimensions des transistors, les systèmes informatiques sont aujourd'hui capables d'intégrer un très grand nombre de coeurs de calcul en une seule puce (System-on-Chip, SoC). Faire communiquer les composants au sein d'une puce est aujourd'hui assuré par un réseau de commutation de paquets intégré, communément appelé Network-on-Chip (NoC). Cependant, le passage à des technologies de plus en plus réduites rend les circuits plus vulnérables aux fautes et aux défauts de fabrication. Le réseau sur puce peut donc se retrouver avec des routeurs ou des liens non-opérationnels, qui ne peuvent plus être utilisés pour le routage de paquets. Par conséquent, le niveau de flexibilité offert par l'algorithme de routage n'a jamais été aussi important. La première partie de cette thèse consiste à proposer une méthodologie généralisée, permettant de concevoir des algorithmes de routage hautement flexibles, combinant tolérance aux fautes et hautes performances, et ce pour n'importe quelle topologie réseau. La seconde partie de la thèse s'intéresse à une problématique plus spécifique, qui est celle du routage dans des topologies tri-dimensionnelles partiellement connectées, qui vont vraissemblablement être en vigueur à cause du coût important des connexions verticales, réalisées en utilisant la technologie TSV (Through-Silicon Via). Cette thèse introduit un nouvel algorithme de routage pour ce type d'architectures nommé "First-Last". Grâce à un placement original des canaux virtuels, cet algorithme est le seul capable de garantir la connectivité totale du réseau en présence d'un seul pilier de TSVs de coordonnées arbitraires, tout en ne requérant de canaux virtuels que sur deux des ports du routeur. La troisième et dernière partie de cette thèse est consacrée à la conception et au développement d'un modèle de simulation générique, extensible et parallélisable, exploitant la puissance des processeurs graphiques modernes (GPU). L'outil développé modélise l'architecture d'un routeur de manière très précise et peut simuler de très grands réseaux en des temps records.

  • Titre traduit

    Design, Parallel Simulation and Implementation of High-Performance Fault-Tolerant Network-on-Chip Architectures


  • Résumé

    The ever-growing need for processing power in modern digital systems has led to a significant increase in the number of Intellectual Properties (IPs) integrated in a single chip. This was partly enabled by the aggressive scaling of transistor feature sizes, which, along with the many benefits it brings in terms of area, delay and power consumption, is known to pose some serious concerns about reliability. In this context, Networks-on-Chips (NoCs) have emerged as the new paradigm of choice for on-chip communication, and are today widely used in many-core systems, as well as Graphics Processing Units (GPUs). In addition to being a power-efficient and scalable replacement for traditional buses, they contribute greatly to the chip's fault-tolerance and performance thanks to the path diversity that is inherent to the widely adopted NoC topologies. They are today an actively researched topic and various solutions are being explored to meet the needs of emerging applications in terms of performance, quality of service, energy, and fault-tolerance. This thesis presents contributions in two important areas of Network-on-Chip research: -The design of flexible deadlock-free fault-tolerant routing algorithms for different topologies. -The design and implementation of parallel cycle-accurate Network-on-Chip simulators for a fast evaluation of new NoC architectures.