Intégration 3D des transistors à nanofils de silicium-germanium sur puces CMOS

par Mouawad Merhej

Projet de thèse en Nano electronique et nano technologies

Sous la direction de Bassem Salem et de Dominique Drouin.

Thèses en préparation à Grenoble Alpes en cotutelle avec l'Interdisciplinary Institute for Technological Innovation - (3IT) , Université de Sherbrooke, Qc, Canada , dans le cadre de Electronique, Electrotechnique, Automatique, Traitement du Signal (EEATS) , en partenariat avec Laboratoire des Technologies de la Microélectronique (laboratoire) depuis le 01-11-2013 .


  • Résumé

    Les travaux de cette thèse portent sur l'idée de démontrer que la croissance des nanofils entre deux électrodes prédéfinies et plus particulièrement la croissance horizontale à l'intérieur des tranchés d'oxyde peut être utilisée dans l'optique d'une intégration 3D. Cela permettrait donc à terme de pouvoir directement fabriquer les couches actives semi-conductrices d'un transistor MOS dans les niveaux supérieurs d'une puce CMOS tout en respectant le budget thermique, et sans avoir recours à des étapes de collage de puces. Nous nous sommes intéressés en premier lieu au développement et à l'optimisation du procédé « nanodamascène » mis en place pour guider des nanofils SiGe dans des tranchés d'oxyde directement sur un substrat SiO2/Si. À part de cette technique d'intégration, nous avons aussi utilisé la technique de diélectrophorèse pour orienter et localiser des nanofils dispersés dans une solution liquide entre des électrodes prédéfinies. Les résultats de ces études ont permis au début de fabriquer des transistors à canaux nanofils sur l'oxyde, pour les transporter après dans le BEOL d'une puce CMOS. Ces travaux de recherche ont pour but final de montrer la possibilité d'établir un modèle simple qui servira à la conception et éventuellement la réalisation de cellule électronique de base telle qu'un inverseur.

  • Titre traduit

    3D integration transistor silicon-germanium nanowires on CMOS chips


  • Résumé

    The work of this thesis deals with the idea of demonstrating that the growth of nanowires between two predefined electrodes and more particularly the horizontal growth inside the oxide trenches can be used in the context of a 3D integration. This would help to directly manufacture the active semiconductor layers of a MOS transistor in the upper levels of a CMOS chip, while respecting the thermal budget, and without resorting to chip bonding steps. In the first place, we focused on the development and optimization of the "nanodamascene" process implemented to guide SiGe nanowires in oxide trenches directly on SiO2/Si substrate. Apart from this integration technique, we have also used the dielectrophoresis technique to orient and localize nanowires dispersed in a liquid solution between predefined electrodes. The results of these studies made it possible at the beginning to manufacture nanowire channel transistors on the oxide, to transport them later in the BEOL of a CMOS chip. The goal of this research project is to show the possibility of establishing a simple model that will be used for the design and possibly the realization of a basic electronic cell such as an inverter.