Conversion Temps-Numérique basée sur un Oscillateur Auto-Séquencé
Auteur / Autrice : | Assia El hadbi |
Direction : | Laurent Fesquet |
Type : | Thèse de doctorat |
Discipline(s) : | Nanoélectronique et nanotechnologie |
Date : | Soutenance le 20/11/2019 |
Etablissement(s) : | Université Grenoble Alpes (ComUE) en cotutelle avec Institut national des postes et télécommunications (Rabat) |
Ecole(s) doctorale(s) : | École doctorale électronique, électrotechnique, automatique, traitement du signal (Grenoble ; 199.-....) |
Partenaire(s) de recherche : | Laboratoire : Techniques de l’informatique et de la microélectronique pour l’architecture des systèmes intégrés (Grenoble ; 1994-....) |
Jury : | Président / Présidente : Skandar Basrour |
Examinateurs / Examinatrices : Abdelkarim Cherkaoui, Oussama El Issati | |
Rapporteurs / Rapporteuses : Patricia Desgreys, Dominique Dallet, Wilfried Patrick Uhring |
Mots clés
Résumé
Les convertisseurs temps-numérique (TDC) sont devenus incontournables dans les systèmes intégrant une mesure très précise du temps. Ils sont utilisés dans de nombreux domaines d’application tels que la physique nucléaire, la métrologie, les télécommunications et le positionnement par satellite. Les approches entièrement numériques sont aujourd’hui adoptées pour tirer parti de la faible consommation et de la petite taille des circuits intégrés. Cette thèse propose une nouvelle architecture de TDC basée sur un oscillateur auto-séquencé (STR), capable de fournir une très haute résolution sans nécessité de moyenner. En fait, le TDC proposé peut théoriquement atteindre une résolution temporelle aussi fine que souhaitée en augmentant simplement le nombre d’étages de l’oscillateur. En effet, le STR est un oscillateur multi-phases pouvant fournir une phase par étage. Ainsi, ce TDC exploite les différentes phases de l’oscillateur qui sont régulièrement espacées grâce aux propriétés analogiques spécifiques des STRs. Ainsi, une base de temps peut être extraite du STR et appliquée à la mesure du temps. Cette thèse démontre les avantages d’un tel TDC en termes de précision, de calibration et de coût réduit ainsi que ces aptitudes à effectuer des mesures à la volée. Les limites du TDC, essentiellement dues à la gigue du STR, sont également abordées. Après une première implémentation sur FPGA, un prototype ASIC a été conçu, fabriqué et testé validant cette nouvelle classe de TDC.