Conception d'un ADC de résolution 8 bits basse consommation et 2 GHz de fréquence d'échantillonnage en technologie CMOS 180 nm

Design of an 8 bit low power 2 GHz sampling rate ADC on 180 nm CMOS process

• Auteur / Autrice : Gabriel Puech
• Direction : Gérard Montarou
• Type : Thèse de doctorat
• Discipline(s) : Electronique et Systèmes
• Date : Soutenance le 20/12/2017
• Etablissement(s) : Université Clermont Auvergne‎ (2017-2020)
• Ecole(s) doctorale(s) : École doctorale des sciences pour l'ingénieur (Clermont-Ferrand)
• Partenaire(s) de recherche : Laboratoire : Laboratoire de Physique de Clermont
• Jury : Président / Présidente : Dominique Pallin
• Jury : Examinateurs / Examinatrices : Christophe de La Taille, Olivier Rossetto, Françoise Paladian, Dominique Morche, Jacques Lecoq
• Jury : Rapporteurs / Rapporteuses : Christophe de La Taille, Olivier Rossetto

Mots clés

Mots clés contrôlés

Convertisseurs analogique-numérique

Mots clés libres

Circuits intégrés

2 GS/s 8 bits ADC

CMOS 180 nm

Instrumentation

Physique des particules

Biomédical

Integrated circuits

2GS/s 8 bits ADC

CMOS 180 nm

Instrumentation

Particule physics

Healthcare

Résumé

Après un rappel du contexte dans lequel ce travail de recherche a été conduit, le 1er chapitre présente les caractéristiques communes aux convertisseurs analogiques numériques (ADC) avec leurs figures de mérites. Un état de l’art exhaustif sur les ADC réalisés et plus particulièrement avec le nœud technologique CMOS 1 180 nm y est présenté. Ce travail préliminaire permet de donner un aperçu du défi relevé. Les architectures multi-étapes à échantillonnage analogique ont été éliminées de l’étude du fait des limitations de la technologie pour les contraintes de performances de l’ADC. Le chapitre 2 présente plus en détail les différentes implémentations possibles d’une famille d’ADC à échantillonnage numérique, les flash. Le portage de l’architecture TIQ est détaillé dans ce chapitre. Le chapitre 3 détaille l’étude et le portage en CMOS 180 nm des ADC à échantillonnage numérique à repliement de signal. Cette première partie conclut par le choix de l’architecture flash. La conception des briques de bases de l’ADC flash est détaillée dans les chapitres constituant la partie II du document. Le chapitre 4 est dédié à l’étude et au portage en CMOS 180 nm des étages de comparateurs latchés responsables de l’échantillonnage à 2 GHz de l’ADC flash. La non linéarité ramenée en entrée de l’architecture retenue ayant défini les contraintes sur l’étage de pré-amplification, celui ci est présenté dans le chapitre 5. Le chapitre 5, présente les différentes charges actives étudiées pour l’étage de pré-amplification. Le passage en différentiel passif avec le comparateur full différentiel et l’architecture retenue y sont détaillés. La technique du QV et son portage sur l’architecture de préamplificateur retenu sont présentés. Le décodeur thermométrique 2 binaire est présenté dans le chapitre 6. Deux implémentations de cette logique de décodage sont étudiées et portées. L’une est réalisée à partir d’un code de description matériel (VHDL) et la synthèse de cellules numériques en logique CMOS pull-up pull-down 3 . L’autre est réalisé à partir de multiplexeurs 1 bit et des flip flop à verrou en logique Pass gates complémentaire. Le chapitre 7 présente les limitations et l’implémentation de l’interpolation avec l’emploi des pré-amplificateurs et du comparateur latché retenus. L’étude de l’insertion de paires de suiveurs en drain commun, nécessaire à la polarisation des étages de pré-amplification y est présentée. Enfin, les analyses de tirage de Monte Carlo en mismatch 4 des résistances comme échelle de références sont comparées pour différents dimensionnements et topologies. Le synoptique global de l’ADC est présenté avec les cellules et techniques retenues. L’approche bottom-up incontournable pour la conception de circuits analogiques ou full custom présentée dans cette deuxième partie conclut sur le choix de concevoir un ASIC de preuve de concept. Ce dernier contient ainsi les briques de bases ayant une valeur ajoutée et potentiellement critiques pour la conversion de signaux. L’approche Top-down pour la conception est ainsi détaillée dans la 3e partie en partant du synoptique global de l’ASIC de preuve de concept envoyé en fonderie de circuit multi projet BuBlC1. contenant les cellules critiques à tester. La conception front-end de l’ASIC BuBlC1 avec notamment l’arbre d’horloge et les pads d’entrées sorties est présentée dans le chapitre 8. La phase de back-end avec les layouts des cellules retenues dans la partie II ainsi que leur intégration dans des ensembles (clusters) est présentée dans le chapitre 9 avec le padring et l’intégration finale des macro-ensembles (Cores analogiques et numériques).

After a a brief recall of the context this research work have been carried, the 1st chapter present the common analog to digital converters (ADC) characteristics with their figures of merit (FoM). A relevant state of the art on realized ADC architectures is presented. A particular emphasis has been done on 180 nm CMOS process node. This preliminary work gives a pertinent overview of the faced challenge. Multi step analog sampling architectures have been avoided from the study because of the transistors limited frequency performances. Chapter 2 presents the different implementations of the Flash digital sampling ADC family architecture. The TIQ architecture embedding in the 180 nm CMOS process are detailed in this chapter. Chapter 3 details the study and the design of an other digital sampling ADC family architecture on 180 nm CMOS process i.e. the signal folding architecture. This 1st part of the document conclude with the choice of the Flash ADC architecture. The building bloc design for this ADC are detailed in the following chapters constituting the part II. Chapter 4 is dedicated to the study and the design on 180 nm CMOS process of the latch comparator responsible of the 2 GHz sampling constraint of the overall ADC. As the retained comparator architecture input refereed non linearity defined the gain constraints of the preamplifier stage, the preamplifier is presented in the next chapter. Chapter 5 present the different characteristics and techniques of the quantifier stage. The comparator preamplifier stage with its different actives loads, its passive full differential transposition and the retained architecture are detailed. The QV technique and its embedding in the retained preamplifier architecture are presented. The thermometric 1 to binary encoder tree is presented in chapter 6. Two implementations of this encoding are studied and design on the Front-End (FE) level. The 1st one is a pipelined Wallace tree realized with a register transfer level (RTL) code on VHDL hardware description language. The synthesis flow on CMOS pull-up pull-down 2 combinatorial logic and rising edge flip flops are used for this architecture. The other architecture is designed using 1 bits multiplexers combinatorial pipelined with pass gated D latches with a full custom schematic implementation. Chapter 7 presents the limitations and the embedding of the interpolation with the retained preamplifier and comparator latch. The study of common drain source follower (CDSF) pairs insertion, mandatory for the biasing of the preamplifier input stage to reach the 8 bits resolution is studied with details. Finally, Monte Carlo sampling mismatch 3 analysis on the resistor references are studied by comparing different topologies and sizing. The overall ADC synoptic is presented with the retained cells and techniques. The bottom-up design approach, mandatory for analog and full-custom design, exposed in this 2nd part conclude on the choice to design a proof of concept ASIC (BuBlC1) including all the critical piece of circuits of the overall ADC with added value and potentially critical for signal conversion. The top-down approach for this ASIC design is detailed in the IIIrd part with the overall ASIC synoptic of the BuBlC1 ASIC sent to multi project wafer (MPW) foundry run integrating all the critical cells.The FE design of this ASIC with its clock tree and its input/output PAD are presented in chapter 8. The Back-End design with the retained cells layout in part II with the cells integration in clusters are presented in chapter 9 with the pad-ring and final integration in digital and analog macro-cells cores.