Modélisation compacte de transistors à effet de champ nanofils pour la conception de circuits

Compact modeling of nanowire field effect transistors for circuit design simulations

• Auteur / Autrice : Bastien Cousin
• Direction : Jalal Jomaah
• Type : Thèse de doctorat
• Discipline(s) : Micro et nanoélectronique
• Date : Soutenance en 2010
• Etablissement(s) : Grenoble INPG

Mots clés

Mots clés contrôlés

Nanofils

Transistors MOSFET

Résumé

L'objectif de ce travail de thèse s'articule autour du développement d'un modèle compact du transistor GAA nanofil cylindrique. L'objectif est ici de reproduire le comportement électrique du transistor à travers un modèle afin que celui-ci soit utilisable en conception de circuits. Le transistor est considéré tout d'abord comme idéal c'est-à-dire sans effets parasites afin de constituer le cœur du modèle compact. L'étude porte ensuite sur la modélisation des effets de confinement quantique. Une correction quantique avec prise en compte à la fois des confinements structurels et électriques des porteurs dans le silicium est alors proposée et insérée dans le cœur du modèle compact. L'étude concerne ensuite la modélisation des effets de canaux courts, phénomènes parasites associés à la réduction de longueur de grille du transistor. Puis, plusieurs effets physiques spécifiques tels que les courants de fuite de grille, le GIDL, la résistance série et la dégradation de la mobilité sont traités et implémentés dans le cœur du modèle. Enfin, des résultats de mesures expérimentales permettent la validation du modèle complet.

The aim ofthis the sis is to develop a compact model for the cylindrical GAA MOSFET transistor. The objective is to reproduce the electrical behavior of the transistor through a predictive model which could be used for circuit simulations. The transistor is considered first as an ideal device that is to say without any parasitic effects in order to form the model core. Subsequently, the study focuses on the modeling of quantum-mechanical effects. A quantum correction, which takes into account both structural and electrical confinement of carriers in silicon, is then proposed and implemented into the model core. Afterwards, the study concerns the modeling of short channel effects, which are associated to the reduction of the transistor gate length. Moreover, several parasitic effects such as gate leakage currents, GIDL, series resistance and mobility degradation are modeled separately and implemented into the model core. Finally, experimental data measurements lead to the validation of the whole compact model.