Recherche Avancée

Thèse soutenue

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Auteur / Autrice : Gerd Ritter
Direction : Dominique Borrione
Type : Thèse de doctorat
Discipline(s) : Génie électrique
Date : Soutenance en 2001
Etablissement(s) : Université Joseph Fourier (Grenoble ; 1971-2015)

Résumé

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Nous proposons une nouvelle methodologie de simulation symbolique, permettant la verification des circuits sequentiels decrits a des niveaux d'abstraction differents. Nous avons utilise un outil automatique de verification formelle afin de montrer l'equivalence entre une description structurelle precisant les details de realisation et sa specification comportementale. Des descriptions au niveau portes logiques issues d'un outil de synthese commercial ont ete comparees a des specifications comportementales et structurelles au niveau transfert de registres. Cependant, il n'est pas necessaire que la specification soit synthetisable ni qu'elle soit equivalente a la realisation a chaque cycle d'horloge. Ulterieurement cette methode pourra aussi s'appliquer a la verification des proprietes. La simulation symbolique est executee en suivant des chemins dont l'outil garantit la coherence logique. Nous obtenons un bon compromis entre precision et vitesse en detectant des equivalences grace a un ensemble extensible de techniques. Nous utilisons des diagrammes de decisions binaires (obdd) pour detecter les equivalences dans certains cas particuliers. Nous evitons l'explosion combinatoire en utilisant les resultats des autres techniques de detection et en ne representant qu'une petite partie du probleme a verifier par des diagrammes de decisions. La cooperation de toutes les techniques, et la generation de traces permettant la correction d'erreurs, ont ete rendues possibles par le fait que nous associons des relations a des classes d'equivalence, au lieu de manipuler des expressions symboliques.