Synthese logique de circuits integres vlsi : utilisation de graphes de decision binaire dans la phase d'optimisation comportementale

Logic synthesis for vlsi circuits: multi-level optimization using binary decision diagrams

• Auteur / Autrice : LUC BURGUN
• Direction : Alain Greiner
• Type : Thèse de doctorat
• Discipline(s) : Sciences appliquées
• Date : Soutenance en 1993
• Etablissement(s) : Paris 6

Résumé

Cette these propose une methode pour la synthese logique des circuits integres vlsi. Celle-ci se rapporte a la phase d'optimisation d'une description comportementale que l'on peut voir comme la minimisation d'un ensemble d'expressions booleennes. Les methodes classiques de synthese sont basees sur une representation des fonctions booleennes sous la forme normale disjonctive. Cette forme normale disjonctive constitue un des points faibles de ces methodes parce qu'elle n'est pas compacte et qu'elle divise le processus d'optimisation en un ensemble de taches tres complexes. La methode proposee dans cette these exploite une representation des fonctions booleennes sous la forme de graphes de decision binaire. Cette forme plus compacte rend d'une part possible une optimisation globale en se rendant independant de la description initiale et d'autre part permet d'optimiser rapidement des circuits de tres haute complexite. Un prototype a ete developpe pour valider cette approche mettant en uvre plusieurs algorithmes originaux. Cette these presente dans un premier temps un etat de l'art des techniques utilisees pour l'optimisation comportementale. Les chapitres suivants montrent l'approche generale utilisee, puis les differentes techniques qui ont ete mises en uvre. Des comparaisons experimentales concluent cette these. Ces tests montrent que la methode proposee est a la fois plus generale et plus rapide et qu'elle est finalement une alternative serieuse aux methodes classiques par division