Sciences de données pour la microélectronique : analyse de topographie

Data science applied to microelectronics : topography analysis

• Auteur / Autrice : Mehdi Kessar
• Direction : Pierre Lemaire, Bertrand Le Gratiet
• Type : Thèse de doctorat
• Discipline(s) : Mathématiques appliquées
• Date : Soutenance le 14/06/2021
• Etablissement(s) : Université Grenoble Alpes
• Ecole(s) doctorale(s) : École doctorale mathématiques, sciences et technologies de l'information, informatique (Grenoble ; 199.-....)
• Partenaire(s) de recherche : Laboratoire : Sciences pour la conception, l'optimisation et la production (Grenoble)
• Partenaire(s) de recherche : Equipe de recherche : Équipe de recherche opérationnelle pour les systèmes de production (Grenoble)
• Partenaire(s) de recherche : Entreprise : STMicroelectronics (Crolles, Isère, France)
• Jury : Président / Présidente : Jérôme Malick
• Jury : Examinateurs / Examinatrices : Jean-Hervé Tortai
• Jury : Rapporteurs / Rapporteuses : Bruno Agard, Galliam Claude Yugma

Mots clés

Mots clés contrôlés

Moore, Loi de

Systèmes sur puce

Mots clés libres

Wafer

Micro-Électronique

Topographie

Gds

Modèle

Sciences de données

Topography

Wafer

Microelectronics

Gds

Model

Data science

Résumé

L'évolution de la technologie pousse la micro-électronique à des contraintes dimensionnelles de plus en plus restrictives. La taille des transistors diminue constamment, et leur densité sur les puces double tous les 18 mois, en suivant la loi de Moore. Les procédés de fabrication des puces se doivent d'être précis, avec des fenêtres de procédés de l'ordre de quelques dizaines de nanomètres. La nanotopographie sur un wafer est devenue critique pour le procédé de photolithographie, et l'intégration d'analyse de mesures de nanotopographie dans les procédés de fabrication est un enjeu grandissant. La thèse se propose d'intégrer les mesures de l'outil de mesure PWG de KLA dans l'écosystème des données déjà existantes à STMicroelectronics en appréhendant les composantes de la mesure, en réalisant un modèle prédictif de la topographie à l'échelle de la puce, puis en transformant ces données pour les rendre plus intelligibles, pour des réseaux de neurones comme pour les ingénieurs.

The evolution of technology is pushing microelectronics to increasingly restrictive dimensional constraints. The size of transistors is constantly decreasing, and their density on chips doubles every 18 months, following Moore's Law. Chip manufacturing processes must be precise, having process windows of a few tens of nanometers. Nanotopography on a wafer has become critical for the photolithography process, and the integration of topography measurements analysis into manufacturing processes is a growing challenge. The thesis proposes to integrate the topography measurements of the KLA PWG measurement tool in the already existing data lake of STMicroelectronics. Starting by understanding the components of the measurement, then carrying out a predictive model of the topography at the chip scale, then by transforming these data to make them more intelligible for neural networks as well as for engineers.