Simulation, fabrication et caractérisation électrique de transistors MOS avancés pour une intégration 3D monolithique

Simulation, fabrication and electrical characterization of advanced silicon MOS transistors for 3D-monolithic integration

• Auteur / Autrice : Daphnée Bosch
• Direction : Francis Balestra, Claire Fenouillet-Béranger, François Andrieu
• Type : Thèse de doctorat
• Discipline(s) : Nanoélectronique et nanotechnologie
• Date : Soutenance le 17/12/2020
• Etablissement(s) : Université Grenoble Alpes
• Ecole(s) doctorale(s) : École doctorale électronique, électrotechnique, automatique, traitement du signal (Grenoble ; 199.-....)
• Partenaire(s) de recherche : Laboratoire : Laboratoire d'électronique et de technologie de l'information (Grenoble, Isère, France ; 1967-....)
• Jury : Président / Présidente : Anne Kaminski-Cachopo
• Jury : Examinateurs / Examinatrices : Pierre-Emmanuel Gaillardon
• Jury : Rapporteurs / Rapporteuses : Cristell Maneux, Guilhem Larrieu
• DOI : 10.70675/ab6ce2cazfef7z46f1z8094zc3a0dbbe3615

Mots clés

Mots clés contrôlés

Transistors MOSFET

Circuits intégrés tridimensionnels

MOS complémentaires

Memristors

Ordinateurs -- Mémoires à accès sélectif

Mots clés libres

Junctionless

In-Memory Computing

Fabrication

Intégration 3D séquentielle

Dtco

Process

In-Memory computing

Junctionless

3D monolithic integration

Dtco

Résumé

De nos jours, l’industrie microélectronique doit maitriser un véritable « déluge de données » et une demande toujours en croissance de fonctionnalités ajoutées pour les nouveaux secteurs de marchés tels que la 5G, l’internet des objets, l’intelligence artificielle… Par ailleurs, l’énergie et sa gestion est un enjeu majeur au sein des architectures Von-Neumann traditionnelles. Dans ce cadre, ce travail de thèse explore l’intégration 3D monolithique ainsi que des dispositifs pour le calcul dans la mémoire. Premièrement, l’intégration 3D monolithique n’est pas perçue uniquement comme une alternative à la loi de Moore mais permet de diversifier les circuits. Les avantages de cette intégration sont analysés en détails et en particulier, une aide à la stabilité des mémoires SRAM (Static Random Access Memory) est proposée. Cette aide améliore significativement la stabilité ainsi que les performances des SRAM de l’étage supérieur, sans dégrader l’empreinte silicium. Secondement, des transistors sans jonctions (junctionless), compatibles avec une intégration 3D séquentielle sont étudiés. Les dispositifs sont simulés, fabriqués et caractérisés électriquement pour des applications digitales et analogiques. En particulier, l’impact du dopage canal sur la variabilité est analysée. Egalement des briques à basse température (<500°C) sont développées. Troisièmement, une structure 3D innovante combinant des transistors sans jonctions empilées et des mémoires résistives (RRAM) est étudiée. Cette technologie permet de faire des opérations Booléennes au sein de la mémoire en utilisant l’approche Scouting logique.

Nowadays, Microelectronics industry must handle a real “data deluge” and a growing demand of added functionalities due to the new market sector of Internet Of Things, 5G but also Artificial Intelligence... At the same time, energy becomes a major issue and new computation paradigms emerge to break the traditional Von-Neumann architecture. In this context, this PhD manuscript explores both 3D monolithic integration and nano-electronic devices for In-Memory Computing. First, 3D monolithic integration is not seen only as an alternative to Moore’s law historic scaling but also to leverage circuit diversification. The advantages of this integration are analysed in depth and in particular an original top-tier Static Random Access Memories (SRAM) assist is proposed, improving significantly SRAM stability and performances without area overhead. In a second time, an original transistor architecture, called junctionless, suitable for 3D-monolithic integration is studied in detail. Devices are simulated, fabricated and electrically characterised for mixed digital/analog applications. In particular, the impact of channel doping density on mismatch is tackled. Also, low temperature (<500°C) junctionless bricks are developed and device optimization trade-off are discussed. In a third time, an innovative 3D structure combining state of the art devices: junctionless stacked Silicon nanowires and Resistive Random Access Memories (RRAM) is envisioned. This technology is proved to enable In-Memory Boolean operations through a so-called “scouting logic” approach.