Analyse des mécanismes de pollution d’une alimentation à découpage sur des fonctions analogiques embarquées sur un même « Système sur Puce » et développement de techniques de minimisation du bruit de l’alimentation à découpage

par Eric Feltrin

Thèse de doctorat en Microélectronique

Sous la direction de Christian Vollaire, Bruno Allard et de Aleksandar Prodic.

Soutenue le 10-04-2019

à Lyon , dans le cadre de École Doctorale Electronique, Electrotechnique, Automatique (Lyon) , en partenariat avec École centrale de Lyon (établissement opérateur d'inscription) , Laboratoire AMPERE (Ecully, Rhône) (laboratoire) et de Ampère (laboratoire) .

Le président du jury était Françoise Paladian.

Le jury était composé de Christian Vollaire, Bruno Allard, Étienne Sicard, José Cobos.

Les rapporteurs étaient Marie-Minerve Louërat, David Chesneau.


  • Résumé

    Le marché des microcontrôleurs est en pleine mutation et devrait croitre propulsé par le développement de l’Internet des objets. La puissance de calcul, la connectivité, les performances des périphériques et l’efficacité énergétique sont les facteurs clés de ce développement. Le module de gestion de l’alimentation est entièrement intégré au sein même du microcontrôleur lui permettant de fonctionner avec uniquement quelques composants passifs. Ce module doit assurer le maintien de la tension d’alimentation indépendamment de la consommation du microcontrôleur qui augmente avec la puissance de calcul. L’architecture choisie doit également optimiser le rendement selon la consommation du microcontrôleur sans impacter le fonctionnement de blocs sensibles. L’intégration de l’étage de puissance d’une alimentation à découpage engendre du bruit de commutation ayant un impact sur les fonctions analogiques du circuit. L’objectif de ce travail est l’analyse de la génération du bruit par l’étage de puissance et sa propagation au sein du circuit complexe. Le modèle de génération du bruit est constitué de circuits RLC équivalents. Les expressions des R, L et du C sont exprimées dans chaque état de l’étage de puissance en fonction des composants parasites du système. Ces modèles permettent de comprendre le mécanisme de génération du bruit et de donner une estimation de l’amplitude et de la fréquence des résonances. L’ensemble du système c’est-à-dire le circuit, le boitier et la carte électroniques, est modélisé pour extraire les chemins de propagation entre l’alimentation à découpage et les cellules sensibles du système. Ces modèles sont vérifiés en mesurant un circuit de test. Finalement trois solutions sont proposées pour réduire l’impact du bruit de l’alimentation à découpage : deux changements dans l’architecture de l’étage de puissance pour réduire la génération du bruit et une modification des interconnexions globales du circuit pour améliorer l’isolation entre les différentes parties du système. Cette thèse présente une méthodologie originale pour construire un modèle au niveau système de la génération et de la propagation du bruit de commutation. Les connaissances acquises ont été vérifiées expérimentalement et appuyées par la conception d’un démonstrateur (qui doit être testé).

  • Titre traduit

    Impact analysis of the buck converter noise on sensitive analog IPs in a SoC


  • Résumé

    The micro-controller market is undergoing changes and is expected to grow quickly promoted by the Internet-of-Things (IoT) development. Calculation capability, connectivity, analog performances and power efficiency are key enablers. Power management unit is co-integrated with the micro-controller so that only few off-chip passive components are necessary. The embedded power management unit must deliver the micro-controller input voltage along with the power demand which increases with the computation capability. The chosen architecture has to optimize the efficiency in high and low power mode but without impacting analog performance of sensitive IPs (Intellectual Property). The active part of an inductive buck converter is integrated but some switching noise is observed that severely impact analog IPs. The objective of this work is the analysis of the noise generation from the power stage and its propagation in the System-on-Chip (SoC). The generation model is constituted of a RLC equivalent circuits in each state of the power stage. The R, L and C expressions are detailed depending on physical parasitic components. These models permit to understand noise mechanisms and to give an estimation of the noise amplitude and frequency resonance. The models show the degrees of freedom to manage the noise signature. The whole system, i.e. the electronic board, the package and the chip, is modeled to extract the system-level propagation path between the buck converter and sensitive IPs. These models are verified by measurement on a test vehicle. Finally three solutions are presented to reduce the buck converter noise impact: two changes in the power stage architecture to reduce noise generation and one modification of the top routing of the power delivery network to improve isolation between parts of the circuit regarding noise susceptibility. The thesis contributes an original methodology to build the missing models at system-level regarding noise generation and propagation from the switching power supply. Knowledge has been acquired, experimentally verified and supported by the design of a demonstrator (to be tested).



Le texte intégral de cette thèse sera accessible librement à partir du 10-04-2022

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Informations

  • Sous le titre : Analyse des mécanismes de pollution d'une alimentation à découpage sur des fonctions analogiques embarquées sur un même « Système sur Puce » et développement de techniques de minimisation du bruit de l'alimentation à découpage
  • Détails : 1 vol. (xii-41 p.)
  • Annexes : Bibliogr. p. 40-41
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