Auto-polarisation de la grille arrière pour auto-calibration de cellules analogiques et mixtes en technologie UTBB-FDSOI

par Zhaopeng Wei

Thèse de doctorat en Électronique

Sous la direction de Gilles Jacquemod.

Soutenue le 24-05-2019

à Côte d'Azur , dans le cadre de École doctorale Sciences et technologies de l'information et de la communication (Sophia Antipolis, Alpes-Maritimes) , en partenariat avec Université de Nice (1965-2019) (établissement de préparation) , Polytech'Lab (laboratoire) et de Laboratoire de Polytech Nice-Sophia (laboratoire) .

Le président du jury était Hervé Barthélemy.

Le jury était composé de Hervé Barthélemy, Laurent Fesquet, Pascal Nouet, Emeric de Foucauld, Yves Leduc.

Les rapporteurs étaient Laurent Fesquet, Pascal Nouet.


  • Résumé

    Dans la course à la miniaturisation des circuits électroniques intégrés, il semble maintenant acquis que les technologies UTBB-FDSOI sont mieux adaptées aux tailles nanométriques, car elles peuvent limiter les problèmes dus aux variations aléatoires des dopages utilisés dans les transistors classiques de type “bulk” et apporter une amélioration significative en termes de performances et de conception de faible puissance. Les travaux de thèse présentés dans ce mémoire apportent une contribution significative au développement et à la mise au point de nouveaux blocs de base pour la conception et la réalisation d’une boucle à verrouillage de phase (PLL) utilisant la logique complémentaire en technologie UTBBFDSOI28 nm. Grâce à cette dernière, nous avons proposé un inverseur complémentaire basé sur une paire d’inverseurs à couplage croisé des grilles arrières offrant en sortie des signaux symétriques et complémentaires. Ce concept peut être étendu à toutes les cellules numériques pour générer des signaux de sortie plus stables, symétriques et résilients. D’abord nous avons conçu un oscillateur en anneaux rapide et performant composé par quatre inverseurs complémentaires délivrant des horloges de qualité en quadratures dont la fréquence d’oscillation est de 7.3 GHz. Puis, en utilisant la logique complémentaire et le contrôle de la grille arrière de cette technologie, nous proposons une solution efficace pour concevoir de nouvelles structures de VRCO, pompe de charge, PFD, diviseur etc., qui sont les éléments de base des PLL à grande vitesse et à faible bruit. Toutes ces conceptions ont été simulées et vérifiées sous Cadence. En outre, une puce de test de RO, miroir de courant et VCRO a déjà été réalisée en silicium et testée, validant l'ensemble de nos travaux.

  • Titre traduit

    Back-gate feedback for auto-calibration of analog and mixed cells in UTBB-FDSOI technology


  • Résumé

    In the competition of the miniaturization of integrated electronic circuits, UTBB-FDSOI technologies are better adapted to nanometric sizes, because they can limit the problems due to the random doping variations used in conventional “bulk” transistors and bring a significant improvement in terms of performance and low power design. This thesis is a contribution to the development of novel building blocks for PLL using complementary logic in 28nm UTBB-FDSOI technology. Using this technology, we proposed a complementary inverter based on a pair of back-gate cross-coupled inverters offering a fully symmetrical operation of complementary signals. This design concept can be extended to any digital cells to generate more stable, symmetrical and resilient output signals. First, we designed a fast and efficient ring oscillator composed by four complementary inverters delivering quadrature clocks which oscillation frequency is 7.3GHz. Then using complementary logic and back-gate control structure, we proposed an efficient solution to produce novel structures of VRCO, PFD, Charge pump, divisor etc., which are the key building blocks of high-speed low noise PLLs. All these designs have been simulated and verified using Cadence. Moreover, a test chip of RO, current mirror and VCRO have already been realized in silicon and tested.


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