Prise en compte de la variabilité dans l’étude et la conception de circuits de lecture pour mémoires résistives

Design for variability of read circuitries for resistive memories

• Auteur / Autrice : Salmen Mraihi
• Direction : Jacques-Olivier Klein
• Type : Thèse de doctorat
• Discipline(s) : Electronique et Optoélectronique, Nano- et Microtechnologies
• Date : Soutenance le 26/09/2018
• Etablissement(s) : Université Paris-Saclay (ComUE)
• Ecole(s) doctorale(s) : École doctorale Electrical, optical, bio : physics and engineering (Orsay, Essonne ; 2015-....)
• Partenaire(s) de recherche : Laboratoire : Centre de nanosciences et de nanotechnologies (Palaiseau, Essonne ; 2016-....) - Intel Mobile Communications (Sophia Antipolis, Alpes-Maritimes)
• Partenaire(s) de recherche : établissement opérateur d'inscription : Université Paris-Sud (1970-2019)
• Jury : Président / Présidente : Lionel Torres
• Jury : Examinateurs / Examinatrices : Jacques-Olivier Klein, Lionel Torres, Jean-Michel Portal, Lorena Anghel, Guillaume Prenat, Hervé Mathias
• Jury : Rapporteurs / Rapporteuses : Jean-Michel Portal, Lorena Anghel
• DOI : 10.70675/5a181cd6z70f7z45c8za1e4z7d177337041e

Mots clés

Mots clés contrôlés

Ordinateurs -- Mémoires magnétiques

Mémoires non-volatiles à accès sélectif

Amplificateurs à transistors

Mots clés libres

Mémoires résistives

Conception de circuits analogiques

Amplificateurs de lecture

Variabilité

Offset

Resistive memories

Design of analog circuits

Sense amplifiers

Variability

Offset

Résumé

De nos jours, la conception des systèmes sur puce devient de plus en plus complexe, et requiert des densités de mémoire sans cesse grandissantes. Pour ce faire, une forte miniaturisation des nœuds technologiques s’opère. Les mémoires non-volatiles résistives, tels que les RRAM, PC-RAM ou MRAM se présentent comme des alternatives technologiques afin d'assurer à la fois une densité suffisante et des faibles contraintes en surface, en latence, et en consommation à l’échelle nanométrique. Cependant, la variabilité croissante de ces cellules mémoires ainsi que des circuits en périphérie, tels que des circuits de lecture, est un problème majeur à prendre en considération. Cette thèse consiste en une étude détaillée et une aide à la compréhension de la problématique de variabilité appliquée aux circuits de lecture pour mémoires résistives. Elle propose des solutions d’amélioration de la fiabilité de lecture de ces mémoires. Pour ce faire, diverses études ont été réalisées : revue générale des solutions existantes d’amélioration du rendement de lecture, au niveau circuit et système ; développement d’un modèle statistique évaluant la contribution à la marge de lecture de la variabilité de chaque composante du chemin de lecture de la mémoire résistive ; analyse, caractérisation, modélisation et optimisation de l’offset d’un amplificateur de lecture dynamique pour mémoires résistives ; proposition d’architecture d’amplificateur de lecture permettant un rapport signal à offset optimum.

Nowadays, Systems on chip (SoCs) conception is becoming more and more complex and demand an ever-increasing amount of memory capacity. This leads to aggressive bit cell technology scaling. Nonvolatile resistive memories (PC-RAM, RRAM, MRAM) are promising technologic alternatives to ensure both high density, low power consumption, low area and low latencies. However, scaling lead to significant memory cell and/or memory periphery variability. This thesis aims to address variability issues in read circuitries of resistive memories and propose solutions for read yield enhancement of these memories. To this end, several sub-studies were achieved: overall review of the existing solutions for read yield enhancement, at both circuit and system level; development of a statistical model evaluating the contributions to read margin of the variability of each component of the resistive memory sensing path; analysis, characterization modelling and optimization of the offset of one particular dynamic sense amplifier for resistive memories; proposal of a sense amplifier architecture that features an optimum signal to offset ratio.