Développement de procédés de gravure plasma sans dommages pour l'intégration de l'InGaAs comme canal tridimensionnel de transistor nMOS non-planaire

par Maxime Bizouerne

Thèse de doctorat en Nano electronique et nano technologies

Sous la direction de Erwine Pargon.

Le président du jury était Christophe Vallée.

Le jury était composé de Jean-Pierre Landesman, Pauline Burtin.

Les rapporteurs étaient Christophe Cardinaud, Gilles Patriarche.


  • Résumé

    L’augmentation des performances des dispositifs de la microélectronique repose encore pour une dizaine d’années sur une miniaturisation des circuits intégrés. Cette miniaturisation s’accompagne inévitablement d’une complexification des architectures et des empilements de matériaux utilisés. Au début de cette thèse, une des voies envisagées pour poursuivre la miniaturisation était de remplacer, dans une architecture finFET, le canal en silicium par un semi-conducteur à plus forte mobilité électronique, tel que l’In0,53Ga0,47As pour les transistors nMOS. Une étape essentielle à maitriser dans la fabrication des transistors finFET à base d’InGaAs est celle de la gravure plasma qui permet d’élaborer l’architecture du canal. En effet, pour assurer un fonctionnement optimal du transitor, il est primordial que les procédés de gravure ne génèrent pas de défauts sur les flancs du canal tels que la création de rugosité ou une perte de stœchiométrie. L’objectif principal de cette thèse est ainsi de réaliser la structuration du canal 3D d’InGaAs par gravure plasma en générant un minimum de défaut sur les flancs. Pour cela, nous avons évalué trois stratégies de gravure. Des premières études ont visé le développement de procédés de gravure en plasmas halogénés à température ambiante (55°C). De tels procédés conduisent à des profils pentus et rugueux du fait de redépôts InClx peu volatils sur les flancs des motifs. Dans un second temps, des procédés de gravure en plasma Cl2/CH4 à haute température (200°C) ont été étudiés et développés. Des motifs anisotropes et moins rugueux ont pu être obtenus, grâce à la volatilité des produits InClx et à la présence d’une passivation des flancs de type SiOx. Enfin, un concept de gravure par couche atomique, qui consiste à alterner deux étapes de procédé au caractère autolimité, a été étudié. Une première étape d’implantation en plasma He/O2 qui permet une modification de l’InGaAs sur une épaisseur définie suivie d’une étape de retrait humide en HF. Pour ces trois stratégies de gravure, une méthodologie permettant de caractériser de manière systématique les défauts engendrés sur les flancs a été mise en place. La spectroscopie Auger a permis d’accéder à la stœchiométrie des flancs tandis que la rugosité a été mesurée par AFM. Les résultats issus de la caractérisation des flancs des motifs gravés ont alors montré la nécessité de mettre en œuvre des procédés de restauration de surface. Un procédé combinant une étape d’oxydation par plasma de la surface d’InGaAs suivi d’un retrait par voie humide de la couche oxydée a ainsi été proposé. Ce traitement permet effectivement de diminuer la rugosité des flancs des motifs mais a accentué un enrichissement en arsenic déjà présent après les procédés de gravure.

  • Titre traduit

    Development of damage free plasma etching processes for the integration of InGaAs as non-planar nMOS transistor tridimensional channel


  • Résumé

    Increasing the performance of transistors for the next decade still relies on transistor downscaling which is inevitably accompanied by an increasing complexity of the architectures and materials involved. At the beginning of this thesis, one strategy to pursue the downscaling was to replace, in a finFET architecture, the silicon channel with high-mobility semiconductor, such as In0,53Ga0,47As for the nMOS transistors. The patterning of the channel architecture by plasma etching is an essential step to overcome in the fabrication of InGaAs-based finFET transistors. Indeed, to ensure optimal performances of the device, it is crucial that the plasma etching process do not generate defects on the channel sidewalls such as a loss of stoichiometry and roughness formation. Thus, the major aim of this thesis is to pattern the 3D InGaAs channel by plasma etching with minimal sidewalls damage. For this, we investigated three plasma etching strategies. First, this work focused on the development of plasma etches process with halogen chemistries at ambient temperature (60°C). Such process leads to sloped and rough patterns due to the redeposit of low volatile InClx etch by products. Secondly, Cl2/CH4 plasma etching processes at high temperature (200°C) have been studied and developed. Anisotropic and relatively smooth patterns can be obtained using such plasma process thanks to enhanced volatility of InClx products and a SiOx sidewall passivation formation. Finally, an atomic layer etching concept has been investigated to pattern InGaAs with minimal damage. This concept consists in alternating two self-limited steps: first, an implantation step using He/O2 plasma modifies the InGaAs surface to a limited thickness. Then, the modified layer is removed by HF wet. For all these etching strategies, a methodology was implemented to perform a systematic characterization of the damage generated on the sidewalls. The Auger spectroscopy was used to determine the sidewall stoichiometry while the sidewall roughness is measured by AFM. The results from the sidewall characterizations revealed the necessity to implement a surface restoration process. It consists in oxidizing the InGaAs sidewalls with O2 plasma and to removed the oxidized layer with a HF step. This process was efficient to smooth the InGaAs pattern sidewalls but enhances an arsenic enrichment which was already present after the etching processes.


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