Analyse Expérimentale et Numérique des Contraintes Thermomécaniques Induites lors des Procédés Émergents de Fabrication de Puces Électroniques au moyen des Capteurs Embarqués

par Komi Atchou Ewuame

Thèse de doctorat en Sciences et génie des matériaux

Sous la direction de Karim Inal et de Pierre-Olivier Bouchard.

Le président du jury était Roland Fortunier.

Le jury était composé de Karim Inal, Pierre-Olivier Bouchard, Roland Fortunier, Rafael Estevez, Patrick Pons, Vincent Fiori, Pascal Chausse.

Les rapporteurs étaient Rafael Estevez, Patrick Pons.


  • Résumé

    Pour la détermination des contraintes thermomécaniques au niveau du silicium, les capteurs piézorésistifs (en rosette) composés de 4nMOS et 4pMOS ont été développés et embarqués dans des produits de la microélectronique.Les relations caractéristiques liant les grandeurs piézorésistives, électriques et mécaniques ont été établies.La détermination des grandeurs piézorésistives nécessite un test de calibration effectué ici à l’aide d’une machine de flexion quatre-points. Cette machine a été conçue et fabriquée dans le cadre de cette thèse et permet d’appliquer une contrainte uniforme uni-axiale dans l’échantillon de silicium et de déterminer ainsi les trois coefficients piézorésistifs.Les capteurs intégrés sur différentes technologies telles que CMOS65, BiCMOS55, CMOS40, BSI140 et PIC25 ont été calibrés avec cette machine.Ces capteurs MOS ont été utilisés dans les cas d’études des contraintes induites par le TSV (technologie CMOS65), par la mise en boitier avec un empilement 3D (technologie CMOS65) et un empilement 2D (technologie BiCMOS55).Les résultats donnent des composantes de contraintes (σyy, σzz) qui ne sont pas en bonne corrélation avec les résultats de simulations. Les réponses électriques des MOS orientés à 90° (direction [010]) par rapport à l’axe des x (direction [100]) sont mises en question, car le coefficient (π12) obtenu à partir de ce MOS agit directement sur les deux composantes de contraintes.D’autre part, les variations de contraintes dans la zone des capteurs, les variabilités inter-puces et inter-plaques perturbent les résultats.Intégrées dans la même structure de test de la technologie CMOS40, différents composants ont été étudiés, notamment les transistors MOS rosette, la structure bandgap et les résistances poly-Si qui ont aussi été calibrés.Une étude de la contrainte thermomécanique induite par la mise en boitier de cette technologie a révélé un fort impact sur les réponses de sortie (mobilité des MOS, tension bandgap).Par une étude de minimisation paramétrique, cet impact a été réduit en agissant sur les dimensions géométriques des constituants et les propriétés matériaux de la résine de moulage.Ces résultats montrent que les MOS en rosette peuvent être utilisés comme capteurs de contraintes mais avec une efficacité limitée. L’utilisation des résistances actives comme capteurs de contraintes est donc envisageable. Par contre, ces MOS peuvent être utilisés pour déterminer l’impact des contraintes sur le fonctionnement de la puce.

  • Titre traduit

    Experimental and Numerical Analysis of Thermomechanical Stresses Induced during the Emerging Processes of Chips Manufacturing by means of Embedded Sensors


  • Résumé

    For the thermomechanical stress assessment in silicon, piezoresistive sensors (in rosette) composed of 4nMOS and 4pMOS were developed and embedded into microelectronic products.The characteristic relations between piezoresistive, electrical and mechanical quantities were established.Piezoresistive quantities were identified thanks to a four-points bending calibration machine. This machine was designed and fabricated in the frame of this PhD and enables applying a known uniform uniaxial stress into silicon sample and then calculating the three piezoresistive coefficients.The sensors embedded into different technologies such as CMOS65, BiCMOS55, CMOS40, BSI140 and PIC25 were calibrated with this machine.These MOS sensors were used for studying stresses induced by TSV (CMOS65 technology), by packaging with 3D stacking (CMOS65 technology) and 2D stacking (BiCMOS55 technology).The results give stress components (σyy, σzz) which are not in a good agreement with simulation results. Electrical responses of the MOS oriented at 90° ([010] direction with respect to the x axis ([100] direction)) are questioned because the coefficients (π12) obtained from this MOS acts directly on the two components.In addition, stress variations in sensors area, as well as inter-chips and inter-wafers variabilities disturb the results.Integrated into the same test chip of the CMOS40 technology, different structures were studied, namely the MOS transistors, the bandgap structure and the poly-Si resistances which were also calibrated.For this technology, a study of thermomechanical stress induced by packaging revealed a significant impact on the output responses (MOS mobility, bandgap voltage). Through a minimization parametric study, this impact was reduced by controlling the geometrical dimensions of components and the material properties of the moulding compound.These results show that, MOS rosettes can be used as stress sensors but with a limited efficiency. The use of active resistances as stress sensors is therefore envisaged. However, these MOS can be used to study the impact of stresses on the chip operation.


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